CN102054137A - 用于集成微控制器和外部存储系统的块加密安全 - Google Patents

Abstract

根据本发明的各种实施方案描述了一种安全微控制器系统，所述系统包括集成高速缓冲存储器子系统、加密引擎、缓冲器子系统以及外部存储器。所述安全微控制器包含块加密方法，来确保在所述集成微控制器和外部存储器之间通信的内容受到保护，并且所述系统的实时性能得到保持。此外，所述微控制器系统提供使用者可配置的存储器写入策略，其中可以选择存储器写入协议来平衡数据一致性和系统性能。

Description

用于集成微控制器和外部存储系统的块加密安全

技术领域

本发明总地涉及微控制器，并且更具体地，涉及在集成微控制器高速缓冲存储器(cache)子系统和外部存储设备中数据块(block data)的安全管理。

背景技术

一段时间以来，处理器或微控制器内的内容保护(content protection)已经成为电子工业的一种挑战。由于半导体技术已经得到发展，许多微控制器已经成为复杂集成系统芯片(systems-on-chip)。然而，系统芯片技术往往受到能够在微控制器中以内部方式被有效地集成和管理的存储空间量的限制。在微控制器内集成更大的存储器需要在设计该微控制器时解决如下问题：额外的空间、定时、电源以及控制问题。由于微控制器应用的发展趋势需要更大的存储器来存储数据和指令两者，这种在微控制器内集成内部存储器的问题将会变得更加重要。

为解决这些问题，一种方法是将存储器移至集成微控制器外部的位置。这允许电源和空间限制都可以被转移到集成微控制器电路之外。对许多微控制器系统来说，根据容量(size)和成本两者，外部存储器的使用是针于数据和程序码储存的优选方案。然而，对外部存储器中所储存内容的保护是成问题的，尤其是针对具有高度敏感信息的安全交易，因为这种储存的数据存在于集成微控制器的安全环境之外。外部存储器的使用会潜在地降低微控制器的性能，因为，在微控制器系统中，存储器装置之间必须保持数据的一致性。

外部存储器的使用还会在微控制器读取/写入命令执行期间引入延迟(latency)，使得微控制器性能降至可接受的水平之下。因为用于存取来自外部存储器的内容和保证在微控制器和外部存储器之间的这种通信(traffic)安全的时间要求，外部存储器的使用还会使得微控制器复杂化。具体地，读取和/或写入外部存储器所需的时间对特定应用来说将会是无法负担的，并且显著地降低微控制器的性能。此外，因为外部存储器内的内容是安全的，每次该内容在微控制器内被处理时，该微控制器均需要解密该内容，而每次该内容被储存在外部存储器中时，则需要进行再次加密(re-encrypt)。

在许多实时应用中，由解密和加密功能以及相关联的读取和写入操作所引起的时间限制，将显著地降低微控制器的性能。因此，所需要的是这样的微控制器和外部存储系统，即能够在实时环境中更有效地管理加密和解密操作，并且管理储存在这个系统中的内容。此外，微控制器必须在其存储器和高速缓冲存储器系统中保持数据一致性，以确保正常的操作。

发明内容

本发明涉及这样的微控制器，该微控制器以安全的方式管理储存在集成高速缓冲存储器子系统、集成缓冲器子系统以及外部存储器中的信息。该微控制器的各种实施方案包括这样的结构和方法，即在该高速缓冲存储器子系统和缓冲器子系统以及外部存储器之间确保数据一致性。此外，通过提供数据块级(block-level)加密在整个微控制器系统中保持数据安全性，该数据块级加密在该外部存储器内保护数据安全，并且在该集成微控制器和外部存储器之间传输数据期间保护数据安全。

在本发明的特定实施方案中，该集成微控制器包括双向数据通路以及指令通路，这为通过所述两种通路的内容提供强数据块级加密。数据和指令由一个或者更多个加密引擎加密，所述加密引擎在数据被储存在I/O缓冲器或该微控制器外部的存储器时确保数据完整性。读取操作被这样提供，即允许该微控制器在跨该高速缓冲存储器子系统、该缓冲器子系统以及该外部存储器对数据块进行识别和读取方面是资源敏感的。

在本发明的各种实施方案中，该安全微控制器系统被提供有使用者可编程的写入策略，所述策略允许个人相对于该微控制器的预期应用平衡数据完整性和系统性能。在透写(write-through)模式中，数据一致性是按优先次序排列的，从而在该集成高速缓冲存储器子系统和外部存储器之间的一致性在该系统写入策略中被排列在高等级。在回写(write-back)模式中，系统性能是按优先次序排列的，从而对该外部存储器的写入操作排队且等候该存储器总线空闲，或者在停止(stall)该存储器总线且执行该写入操作之前，等候排队写入操作总计数超过阈值。

本领域技术人员将理解数据块级、在该微控制器中提供的基于高速缓冲存储器加密的相对强度。在高速缓冲存储器子系统和外部存储器之间的这种加密安全性和数据管理，允许该微控制器在许多不同应用和不同环境中有效地操作。

已经在该发明内容章节总地描述了本发明的特定特征和优点；然而，在本文中给出了另外的特征、优点和实施方案，或者查看了文本的附图、说明书和权利要求书的本领域普通技术人员将清楚另外的特征、优点和实施方案。因此，应该理解，本发明的范围应当不受该发明内容章节中所公开的特定实施方案的限制。

附图说明

现在将参照本发明的实施方案，本发明的实施例可以在附图中被图示。这些附图意图是图示说明性的而非限制性的。尽管本发明是在这些实施方案的上下文中进行描述的，但是应该理解，并非意图将本发明的范围限于这些特定实施方案。

图1根据本发明的各种实施方案总地图示包括集成微控制器和外部存储器的系统。

图2根据本发明的各种实施方案图示说明安全微控制器，该微控制器使用块加密来保护与外部存储器装置进行通信的内容。

图3根据本发明的各种实施方案图示说明集成在安全微控制器内的数据高速缓冲存储器。

图4为根据本发明的各种实施方案的数据高速缓冲存储器子系统的图示说明。

图5为根据本发明的各种实施方案的流程图，图示说明用于从外部存储器读取加密数据块并对其进行解密的方法。

图6为根据本发明的各种实施方案的另一流程图，图示说明用于跨高速缓冲存储器子系统和外部存储器读取数据块的方法。

图7为根据本发明的各种实施方案的另一流程图，图示说明用于跨高速缓冲存储器子系统和外部存储器的写入命令管理的方法。

具体实施方式

本发明的实施方案提供用于安全微控制器的系统、器件以及方法。在如下的说明中，出于解释说明的目的，阐明具体细节以提供对本发明的理解。然而，对本领域技术人员来说将会清楚的是，本发明无需这些细节也可以实现。本领域技术人员将理解，下面描述的本发明的实施方案可以以各种方式且使用各种装置来实现。本领域技术人员还将理解，附加的修改、变通以及实施方案落入本发明的范围，本发明可以提供实用性的附加领域也落入本发明的范围。因此，下面描述的实施方案为本发明的具体实施方案的示例，并且是意图要避免模糊本发明。

说明书中提及“一个实施方案”、“实施方案”等是指结合所述实施方案所描述的具体的特征、结构、特性或功能被包含在本发明的至少一个实施方案中。在说明书不同地方出现的短语“在一个实施方案中”、“在实施方案中”或类似的短语不是必定都是指相同的实施方案。

A.安全微控制器

根据本发明的各种实施方案描述这样的安全微控制器系统，该系统包括集成高速缓冲存储器子系统、加密引擎、缓冲器子系统以及外部存储器。安全微控制器引入块加密方法，来确保在集成微控制器和外部存储器之间的通信内容受到保护并且系统的实时性能得到保持。此外，微控制器系统提供使用者可配置的存储器写入策略，其中存储器写入协议可以被选择来平衡数据一致性和系统性能。

安全微控制器针对指令和数据利用片上(on-chip)高速缓冲存储器子系统实施，这允许在高速缓冲存储器子系统和外部存储器之内动态执行读取/写入命令。在操作期间，安全微控制器使用双向数据通路，该通路为针对外部数据存储器的读取操作提供实时解密，并且为针对外部数据存储器的写入操作提供实时加密。微控制器使用对储存在外部存储器中的数据和指令两者的数据块级基于高速缓冲存储器的加密和解密。在美国专利No.6,996,725中描述了对块加密的说明，通过引用将该专利的全部内容并入本申请。提供存储器管理单元来在集成高速缓冲存储器子系统和外部存储器中控制这些操作的定时(timing)和执行。

图1为根据本发明的各种实施方案的安全微控制器系统的方框图。如图1所示，该系统包括集成微控制器100和外部存储器110。集成微控制器100包括中央处理单元(“CPU”)、存储器管理单元、高速缓冲存储器子系统、缓冲器子系统、加密引擎以及各种其他部件。在本发明的特定实施方案中，微控制器核心100的CPU被实施为流水线(pipelined)处理器。对线性码来说代码执行是单周期的，但除非采取进一步的措施(例如分支预测单元)，否则代码分支招致单时钟周期的损失(penalty)。一般地，指令码操作包括若干个限定具体功能的代码执行的周期。此外，术语“代码(code)”、“程序码(program code)”以及“指令码(instruction code)”被认为是含义相同的。

在各种实施方案中，处理器使用具有独立的程序存储器和数据存储器的哈佛存储体系结构。这种存储体系结构通过允许同时存取程序存储器和数据存储器，改善了系统带宽；还允许针对数据储存使用不同字长。在本发明的特定实施方案中，程序存储器和数据存储器都被集成在单个外部存储器中。然而，本领域技术人员将理解的是，还可以使用多个外部存储设备。

本领域技术人员将理解的是，根据本发明的实施方案，可以实施各种处理器体系结构、时钟方案以及寻址方法。

包括高速缓冲存储器子系统和外部存储器的系统存储器，将各种类型的数据和指令储存在微控制器系统中，微控制器系统包括高速缓冲存储器子系统和外部存储器。本领域技术人员将理解的是，可以利用各种存储器技术(例如SRAM、DRAM、闪存等)实施数据存储器。

图2根据本发明的各种实施方案图示说明集成微控制器和外部存储器系统。该系统包括使微控制器CPU250与外部存储器110连接的双向加密/解密数据通路。加密/解密数据通路包括对连接到外部存储器110的数据总线的接口、数据I/O缓冲器201、加密引擎202、解密输出缓冲器/解密输入缓冲器203，以及连接到微控制器CPU250的数据高速缓冲存储器(D-cache)204。该系统还包括指令总线，该指令总线包括指令I/O缓冲器210、加密引擎202、解密缓冲器211以及连接到微控制器CPU250的指令高速缓冲存储器(I-cache)212。该系统还具有存储器管理单元(“MMU”)205、密钥寄存器和随机数发生器220以及数据块地址生成器230。

加密引擎202按照数据高速缓冲存储器子系统的需求来工作，并且实施本领域技术人员认可的强密码算法。加密引擎202采用块密码来沿双向数据通路和指令通路执行块加密。具体地，加密引擎202采用块密码并且以多字节/字的块的形式处理数据，该数据通常比针对处理器及其内部储存元件的数据宽度要大。块密码的实施例包括DES、三重DES、AES以及其他本领域技术人员已知的方式。实际实施的块密码可以影响执行数据块加密所需的时间。

对于许多应用，加密引擎202在指令通路和数据通路之间可以是共享的，因为高速缓冲存储器行(cache line)仅仅按照需求进行替换，并且指令高速缓冲存储器和数据高速缓冲存储器的命中率(hit rate)均高。当两种高速缓冲存储器及其相关联的缓冲器同时未命中(miss)时，系统才停止。在这种情况下，数据回写具有指令和数据加密操作的优先权。针对具有大量数据通信量的应用，专用的加密引擎可以被引入来用于单独的数据通路和单独的指令通路。本领域技术人员将理解的是，各种加密结构(例如加密引擎的实施方式)和相关联的方法可以用来在微控制器系统中管理数据通路和指令通路。

关于数据通路，外部存储器110储存微控制器所使用的加密数据(encrypted data)。外部存储器110还可以储存未受保护的数据或未加密数据(clear data)。如果未受保护的数据正在被检索，微控制器体系结构支持旁路通路，在该旁路通路上未受保护的数据直接储存到数据高速缓冲存储器204并且由微控制器250读取。在特定实施方案中，这种未受保护的数据储存在外部存储器110的限定区域中，从而MMU205将这种数据认定为未受保护的，并且导致其在旁路通路260上传输。

对于受保护的数据，加密数据块通过数据通路传输，从而加密引擎202可以在加密数据块被CPU250处理之前对加密数据块进行解密。加密数据块经由数据总线从外部存储器110取得并储存在数据I/O缓冲器201中。加密引擎检索这个被缓存的(buffered)加密数据块，并且使用储存在密钥寄存器中且由随机数生成器220生成的密钥(the keys)对加密数据块进行解密，在特定实施方案中，随机数生成器220为在芯片上的硬件。通常在微控制器的初始设置或校准(calibration)期间生成所述密钥。此外，系统可以支持过滤来自随机数生成器的弱密钥的功能。

密钥寄存器通常由电池支持(battery-backed)，来确保电源持续供应到寄存器并且不损失密钥完整性。如果检测到篡改攻击，寄存器内的内容将自动损毁。为进一步加强安全性，密钥寄存器的内容可以被定期地翻转(flip)，来从寄存器中移除潜在存储残余数据(residue)。密钥位(key bits)还可以被整理为小组，并且以按顺序的方式执行组翻转来使开关电流最小化。在密钥寄存器和加密引擎之间可以设置正确的逻辑来保持数据一致性。

在受保护的数据被解密之后，其在解密输入缓冲器203中被缓存，解密输入缓冲器203临时储存解密数据块，并且其随后被高速缓存(cached)在数据高速缓冲存储器204中。根据管理协议，解密数据被储存在数据高速缓冲存储器204中，从而使其对CPU250在特定时间段内为可应用的。

如果数据正在被写入外部存储器110，则数据块被高速缓存在数据高速缓冲存储器204中，并且被传输到解密输出缓冲器203。然后，数据块被加密引擎202加密并且随后在数据I/O缓冲器201中被缓存。最后，加密数据块经由数据总线被储存在外部存储器110中。加密数据块的这种写入外部存储器110的操作可以被定时，从而这些操作发生在控制器较少活动(active)的时间段期间。在一个实施方案中，写入策略可以被这样限定，以致数据块被写入数据高速缓冲存储器202并且被保持，直到在数据通路上的活动(activity)为空闲，从而加密操作可以被触发。此外，缓存的数据块的量可以被监控，从而如果等待加密的缓存的数据块的总量超过特定阈值，则停止微控制器的操作，从而这些数据块可以被加密并写入外部存储器110。通过在控制器存储体系结构中管理数据透写和回写操作，保持数据一致性。

MMU205管理储存在数据高速缓冲存储器204和外部存储器110中的数据的储存和检索。MMU205协调(包括定时控制、安全性检查、高速缓冲存储器控制等)通过数据通路的数据流。MMU205还监控是哪些数据被载入数据高速缓冲存储器204，从而可以在高速缓冲存储器子系统、缓冲器子系统以及外部存储器110之间协调数据存取。例如，响应于数据请求，MMU205可以首先确定数据是否以解密数据(decrypted data)的形式储存在数据高速缓冲存储器204中。如果数据没有被高速缓存，则数据是从外部存储器110获得的，随后被解密并被高速缓存。

B.集成微控制器高速缓冲存储器子系统

如下的微控制器高速缓冲存储器子系统的描述意图示例说明本发明的特定实施方案。本领域技术人员将理解的是，根据本发明的实施方案，可以实现其他高速缓冲存储器子系统和存储器分段体系结构。

可以根据具体的系统需要安排高速缓冲存储器子系统。对于特定应用，分离指令和数据高速缓冲存储器可以显著地降低潜在资源冲突并且简化MMU205的流控制。还可以为高速缓冲存储器的实施减轻存储要求。

为了在保持最佳性能的同时确保系统数据完整性，高速缓冲存储器子系统可以支持使用者可选择的用于写入操作的透写和回写功能。对于透写操作，当新数据总是被更新到数据高速缓冲存储器和外部存储器两者时，数据一致性被保持。然而，针对特定应用，即如果数据被频繁地写回外部存储器而包括大量数据操作的应用，性能将是有待解决的问题。在这种情况下，使用者可以选择使能(enable)回写操作。为实现数据一致性，高速缓冲存储器标记(cache tag)包括改性状态位(modify bit)“m”，来表示必须在高速缓冲存储器行替换之前被写回外部存储器的改性的(modified)数据块(或者其他包含在同一数据块中的总线主控请求数据)。设置改性位实际上向MMU创建了用于存储器写回的存储请求。本领域技术人员将理解的是，为使用者提供校准微控制器来在回写或透写模式下进行操作的选择，允许数据可靠性和性能之间的平衡。

实际数据回写依赖于系统的更新策略并且由MMU205控制。在某些情况下，一旦I/O总线空闲，MMU205会将改性的数据块推(push)到外部存储器。针对某些处理重要数据(critical data)的应用，MMU205包括M计数器，该计数器利用使用者可编程的阈值计数改性的数据块的数目。如果这个特征被使能，并且M的计数大于阈值，MMU205将停止CPU的操作并且将改性的数据推回外部存储器。

MMU205还监控来自环境电路和篡改检测器的警示信号，并且在紧急情况下将改性的数据推回外部存储器。加密系统在电源故障时可以由备份电源供电，直到所有数据均已被保存。高速缓冲存储器及其缓冲器在篡改攻击下会自动损毁。

图3根据本发明的各种实施方案图示说明示例性的数据高速缓冲存储器子系统。数据高速缓冲存储器子系统允许MMU205在整个存储器系统(包括外部存储设备110)内有效地管理高速缓冲存储器的写入和读取。关于内部地址结构，内部地址总线被提供一定义的长度，该长度可以与外部总线(即CPU总线)长度相同或不同。如这幅附图所示，内部地址总线为N位长。提供有标记340，在标记340中数据块地址被储存在高速缓冲存储器中。提供有数据块索引330，数据块索引330针对高速缓冲存储器寻址该标记。提供有高速缓冲存储器行字节偏移320，该字节偏移320识别在特定高速缓冲存储器位置内被寻址的一组字节。

标记340为MMU205提供信息来识别高速缓冲存储器匹配或未命中。标记340还包括改性位345，改性位345识别被存入高速缓冲存储器的数据(储存在该路(way)高速缓冲存储器中)是否已经在高速缓冲存储器内被改性。

本领域技术人员将理解的是，根据本发明可以变化高速缓冲存储器的路数，有效地增加或减少高速缓冲存储器的深度。在本发明的一个实施方案中，数据高速缓冲存储器包括两路高速缓冲存储器，每一个为64字并且每一路具有64个标记。

图4根据本发明的各种实施方案图示说明数据高速缓冲存储器的实施方式。数据高速缓冲存储器包括标记0到标记X 410，以及0路高速缓冲存储器到X路高速缓冲存储器420。数据高速缓冲存储器还包括行译码器430和列译码器440。数据高速缓冲存储器还包括与SRAM存储体系结构相关的检测放大器(sense-amplifier)和写入缓冲器450。标记将识别已经被改性的相对应的高速缓冲存储器路，从而MMU可以相应地管理存储器的存取。

C.跨高速缓冲存储器子系统和外部存储器的数据存取管理

图5-7根据本发明的各种实施方案不依赖于结构地图示说明这样的方法，其中跨高速缓冲存储器子系统和外部存储器的数据存取(即读取和/或写入操作)得到管理。

图5根据本发明的各种实施方案图示说明用于从外部存储器读取加密数据块并对其解密的方法。CPU生成执行命令510并且针对如下内容确定：这是否为存储器操作515、存储器总线是否空闲520以及数据I/O缓冲器是否为空525。如果执行命令不是存储器操作、存储器总线空闲并且I/O缓冲器非空，则来自外部存储器的数据块被读取530并被保存在I/O缓冲器中540。

如果数据块为加密数据545并且解密输入缓冲器为空550，则数据块由加密引擎解密555。最终解密数据块随后被保存在解密输入缓冲器存储器中560。

图6根据本发明的各种实施方案图示说明用于跨高速缓冲存储器子系统和外部存储器读取数据块的方法。该方法允许从集成高速缓冲存储器和缓冲器设备以及该集成微控制器外部的存储设备读取数据块。命令被分析来确定其是否有效615，并且在高速缓冲存储器中的地址是否具有相对应的标记610。如果命令有效并且在高速缓冲存储器子系统中具有地址标记，则已经发生高速缓冲存储器命中620。如果命令为读取数据命令625，则从高速缓冲存储器读取数据块并且更新标记635。因为在高速缓冲存储器中的数据块是没有被加密的，数据可以直接被传递(forwarded)至处理器640。

如果要被读取的数据块不在高速缓冲存储器中，则可以在集成微控制器系统内跨缓冲器执行搜索。执行检查操作来识别地址是否被储存在解密输入缓冲器中645。如果是这样，并且命令为读取命令680，则从解密输入缓冲器读取数据块并且传送至处理器690，并且将数据块写入高速缓冲存储器695，同时更新相对应的标记。

如果数据块不在解密输入缓冲器中，则执行搜索I/O缓冲器的操作。如果数据块的地址与在I/O缓冲器地址表中的地址匹配，则确定数据块是否是被加密的660。如果数据块是没有被加密的，则如果命令为读取命令680，数据块被传递至处理器690并且被写入高速缓冲存储器695。如果数据块是被加密的，数据块由加密引擎解密670，并且被保存在解密输入缓冲器675中。如果命令为读取命令680，则数据块被传递至处理器690并且被写入高速缓冲存储器695。

如果没有在解密输入缓冲器或I/O缓冲器中找到命令地址，则操作为高速缓冲存储器和缓冲器未命中655，并且从外部存储器读取数据块665。如果数据块是没有被加密660的并且命令为读取命令680，则数据块被传送至处理器690并且被写入高速缓冲存储器695。然而，如果数据块是被加密的660，则数据块由加密引擎解密670并且被保存在解密输入缓冲器中675。如果命令为读取命令680，则解密数据块被传送至处理器690并且被写入高速缓冲存储器695。

图7根据本发明的各种实施方案图示说明用于跨高速缓冲存储器子系统和外部存储器进行写入命令管理的方法。在数据块已经被写入高速缓冲存储器或在高速缓冲存储器中被更新705、710、715后，该更新数据块还需要被写入外部存储器，来保持跨高速缓冲存储器子系统和外部存储器的数据一致性。

根据本发明的各种实施方案，写入策略可以限定透写模式或回写模式。如果选择透写模式720，则在高速缓冲存储器中的更新数据块将自动被写入外部存储器。如果数据块不是加密数据750，则数据块被直接写入外部存储器775。如果数据块为加密数据750，则数据块被推到解密输出缓冲器755。之后，数据块被加密760并且被推到I/O缓冲器770。然后，加密数据块被写入外部存储器775。

如果选择回写模式720，则存储器总线被检查来确定其是否空闲725。如果总线空闲，并且数据块不是加密的数据750，则数据块被直接写入外部存储器775。如果数据块为加密数据750，则数据块被推送到解密输出缓冲器755。之后，数据块被加密760并且被推到I/O缓冲器770。然后，加密数据块被写入外部存储器775。

然而，如果总线是活动的，则设置高速缓冲存储器改性位并且增加M计数730，并且执行检查操作来判断M计数是否超过阈值735。如果在阈值之下，则数据块等候阈值被越过(crossed)或者总线成为空闲。如果计数超过阈值，停止处理器740并且从高速缓冲存储器读取数据块745。之后，数据块被写入存储器775，具体的步骤取决于数据块是加密数据或者不是加密数据。

如果微控制器在回写模式下操作778，则系统将监控存储器总线和等候执行的外部存储器写入命令的数目。如前面讨论的，在处理器停止期间，如果写入命令的总数超过阈值，执行排队的写入指令。然而，如果存储器总线成为空闲，则排队的命令连续被执行792，直到其全都完成790，或者直到存储器总线成为具有其他操作的活动状态。

一旦排队的操作已经完成，则系统检查来判断是否存在任何警示795并且如果需要采取纠正动作797。

微控制器系统还包括环境和篡改监控785，该监控步骤识别其中提示发生篡改事件的警示782，系统被重置或关机，否则将危及微控制器系统的稳定性。在这些情况下，执行排队的存储器写入操作792直到其全都完成790。非常值得注意的是，系统相应地辨识执行这些命令和管理所要求的时间或时钟周期。

出于清楚和理解的目的，已经描述了本发明的前述说明。并不意图将本发明限制为所公开的确定的形式。在所附的权利要求书的范围和等同范围内，各种修改均为可能的。例如，本文所描述的结构和功能还可以被应用到这样的微控制器系统中，即使用集成的存储器替代外部存储器或者与外部存储器配合工作的微控制器系统。

Claims (28)

1.一种安全集成微控制器，所述微控制器包括：

第一接口，在所述第一接口上所述微控制器与外部存储器进行数据通信；

第二接口，在所述第二接口上所述微控制器与所述外部存储器进行指令通信；

高速缓冲存储器子系统，所述高速缓冲存储器子系统高速缓存与储存在所述外部存储器中的第一加密数据块相对应的第一解密数据块；

缓冲器子系统，所述缓冲器子系统缓存与所述第一加密数据块相对应的第一缓冲数据块；

加密引擎，所述加密引擎对所述第一解密数据块进行加密，并且对所述第一加密数据块进行解密；

处理器，所述处理器生成多个命令；以及

存储器管理单元，所述存储器管理单元耦合至所述处理器、所述高速缓冲存储器子系统以及外部存储器，所述存储器管理单元响应于来自所述处理器的读取命令来识别要读取的优选数据块，所述优选数据块为所述第一解密数据块、所述第一加密数据块以及所述第一缓冲数据块中的一个。

2.如权利要求1所述的安全集成微控制器，其中所述加密引擎使用至少一个AES密钥对所述第一解密数据块进行加密。

3.如权利要求1所述的安全集成微控制器，其中所述加密引擎使用至少一个DES密钥对所述第一解密数据块进行加密。

4.如权利要求1所述的安全集成微控制器，其中所述加密引擎使用至少一个三重DES密钥对所述第一解密数据块进行加密。

5.如权利要求1所述的安全集成微控制器，其中所述加密引擎被划分为加密数据的第一独立引擎和解密数据的第二独立引擎。

6.如权利要求1所述的安全集成微控制器，其中所述存储器管理单元是可编程来在多个不同模式中的一个下操作的。

7.如权利要求6所述的安全集成微控制器，其中所述多个不同模式中的写入模式为透写模式，所述透写模式为向所述外部存储器写入数据限定写入策略。

8.如权利要求6所述的安全集成微控制器，其中所述多个不同模式中的写入模式为回写模式，所述回写模式为向所述外部存储器写入数据限定写入策略。

9.如权利要求1所述的安全集成微控制器，其中所述存储器管理单元包含篡改检测功能，在检测到篡改事件后引发存储器擦除操作。

10.如权利要求1所述的安全集成微控制器，其中所述存储器管理单元包含环境检测，在检测到将会破坏所述微控制器的稳定性的环境突变后引发关机操作。

11.如权利要求1所述的安全集成微控制器，其中基于所述第一解密数据块、所述第一加密数据块以及所述第一缓冲数据块的读取延迟，来选择所述优选数据块。

12.如权利要求11所述的安全集成微控制器，其中所述第一缓冲数据块被加密并储存在I/O缓冲器中。

13.如权利要求11所述的安全集成微控制器，其中所述第一缓冲数据块被解密并储存在解密输入缓冲器中。

14.如权利要求1所述的安全集成微控制器，还包括使所述第二接口与所述处理器耦合的指令通路。

15.如权利要求14所述的安全集成微控制器，其中所述指令通路包括I/O缓冲器、所述加密引擎、解密缓冲器以及指令高速缓冲存储器。

16.如权利要求1所述的安全集成微控制器，还包括块地址生成器。

17.如权利要求1所述的安全集成微控制器，其中所述高速缓冲存储器子系统包括改性位的体系结构，所述改性位的体系结构在所述高速缓冲存储器内为所述存储器管理单元识别改性的块。

18.如权利要求1所述的安全集成微控制器，还包括旁路通路，所述处理器和所述外部存储器之间的非安全数据块在所述旁路通路上传输。

19.一种使用者可配置的集成微控制器，所述微控制器包括：

处理器，所述处理器生成多个写入命令；

集成高速缓冲存储器子系统，其中非安全数据块被高速缓存；

集成缓冲器子系统，其中加密数据块和解密数据块被缓存；

接口，所述接口与外部存储器进行加密数据块通信；以及

存储器管理单元，所述存储器管理单元在多个模式中的一个下操作，所述多个模式中的第一模式为透写模式，在该模式下，第一数据块被写入所述集成高速缓冲存储器子系统，并且随后以不依赖于所述接口上的活动的方式被写入所述外部存储器，以及所述多个模式中的第二模式为回写模式，在该模式下，所述第一数据块被写入所述集成高速缓冲存储器子系统，并且随后以至少部分依赖于所述接口上的活动的方式被写入所述外部存储器。

20.如权利要求19所述的使用者可配置的集成微控制器，其中：

所述处理器生成多个与第二数据块相关联的读取命令；并且

所述存储器管理单元以至少部分依赖于与读取所述第二数据块的操作相关联的延迟的方式，从所述集成高速缓冲存储器子系统、所述集成缓冲器子系统或所述外部存储器执行读取所述第二数据块的所述操作。

21.如权利要求20所述的使用者可配置的集成微控制器，还包括集成加密引擎，所述集成加密引擎根据储存在密钥寄存器中的至少一个密钥对数据块进行加密和解密。

22.如权利要求21所述的使用者可配置的集成微控制器，其中所述集成加密引擎从I/O缓冲器拉加密数据块。

23.如权利要求22所述的使用者可配置的集成微控制器，其中所述集成加密引擎将解密数据块推到在所述缓冲器子系统中的解密输入缓冲器。

24.如权利要求21所述的使用者可配置的集成微控制器，其中所述集成加密引擎从在所述缓冲器子系统中的解密输出缓冲器拉解密数据块。

25.如权利要求24所述的使用者可配置的集成微控制器，其中所述集成加密引擎将加密数据块推至I/O缓冲器。

26.一种用于在集成微控制器高速缓冲存储器子系统和外部存储器之间保持数据一致性的方法，所述方法包括：

将第一数据块写入在所述高速缓冲存储器子系统内的高速缓冲存储器；

检查耦合到外部存储器的数据总线，以确定所述数据总线是否空闲；

响应于所述数据总线空闲，加密所述第一数据块并将所述第一数据块写入所述外部存储器；

响应于所述数据总线是活动的，将所述第一数据块加入到写入命令队列，并且增加相关联的计数；以及

当所述数据总线空闲时，写入位于所述命令队列中的所述第一数据块。

27.如权利要求26所述的方法，其中在所述相关联的计数达到阈值之后，执行储存在所述命令队列中的所有写入命令，导致相关联的数据块被写入所述外部存储器。

28.如权利要求27所述的方法，其中所述相关联的数据块中的每一个在被写入所述外部存储器之前被加密。

Images