CN102044472A - 介质层的减薄方法 - Google Patents
介质层的减薄方法 Download PDFInfo
- Publication number
- CN102044472A CN102044472A CN 200910196935 CN200910196935A CN102044472A CN 102044472 A CN102044472 A CN 102044472A CN 200910196935 CN200910196935 CN 200910196935 CN 200910196935 A CN200910196935 A CN 200910196935A CN 102044472 A CN102044472 A CN 102044472A
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- thickness
- substrate
- per minute
- attenuate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Micromachines (AREA)
Abstract
一种介质层的减薄方法，包括：提供衬底；在所述衬底表面形成介质层；采用化学机械抛光工艺减薄介质层的第一厚度；采用等离子体刻蚀工艺减薄介质层的第二厚度，所述减薄第二厚度后的介质层均一性高于所述减薄第一厚度后的介质层。本发明能够进一步减薄介质层的厚度，提高利用本发明制造的CMOS图像传感器的敏感度。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种介质层的减薄方法。
背景技术
CMOS图像传感器(CMOS Image sensor，CIS)是为克服电荷耦合器件(CCD)制造工艺复杂并且能耗较高的缺点而产生的，其应用CMOS制造技术，采用数量与半导体衬底中单位像素的数量对应的MOS晶体管。CIS由于采用CMOS技术，可以将像素单元阵列与外围电路集成在同一芯片上，与CCD相比，CIS具有体积小、重量轻、功耗低、编程方便、易于控制以及平均成本低的优点。
在公开号为US2008/0265295A1的美国专利文献中可以发现一种现有图像传感器的制造工艺。如图1所示，CMOS图像传感器包括衬底100，位于衬底100内的光电有源区110、晶体管有源区120以及隔离光电有源区110和晶体管有源区120的浅沟道隔离区101；位于晶体管有源区表面的栅极区102、位于栅极区102两边的侧墙103；位于衬底100表面并覆盖栅极区102和侧墙103的层间介质层130；位于层间介质层130内的第一金属层105、第二金属层107和第三金属层109；连接第一金属层105与栅极区102的第一接触孔104，连接第一金属层105与第二金属层107的第二接触孔106，连接第二金属层107与第三金属层109的第三接触孔108；位于层间介质层130内并与第三金属层109电连接的电容，所述电容包括第一电极113、第二电极111以及位于第一电极113与第二电极111之间的电介质层112；连接第二电极111与第三金属层109的第四接触孔114。
众所周知，衡量CMOS图像传感器性能的一个参数是敏感度(Sensitivity)，所述敏感度与入射光到达光电有源区110的路程成反比例关系，换而言之，如果所述层间介质层130越薄，所述CMOS图像传感器敏感度越高。
发明内容
本发明解决的技术问题是进一步减薄层间介质层，提高CMOS图像传感器敏感度。
为解决上述问题，本发明提供一种介质层的减薄方法，包括：提供衬底；在所述衬底表面形成介质层；采用化学机械抛光工艺减薄介质层的第一厚度；采用等离子体刻蚀工艺减薄介质层的第二厚度，所述减薄第二厚度后的介质层均一性高于所述减薄第一厚度后的介质层。
优选的，所述衬底为多层基片、分级基片、绝缘体上硅基片、外延硅基片、部分处理的基片、图案化或未被图案化的基片。
优选的，所述介质层为金属前介质层或者是层间介质层。
优选的，所述介质层为单一覆层或者为多层堆叠结构。
优选的，所述第一厚度为介质层厚度的1/4至2/3。
优选的，所述化学机械抛光工艺减薄介质层的具体参数为：选用SiO2抛光液，抛光液的PH值为10至11.5，抛光液的流量为120毫升每分钟至170毫升每分钟，抛光工艺中研磨垫的转速为65转每分钟至80转每分钟，研磨头的转速为55转每分钟至70转每分钟，抛光工艺的压力为200帕至350帕。
优选的，所述第二厚度为介质层厚度的1/4至2/3。
优选的，所述采用等离子体刻蚀工艺减薄介质层的具体参数为：刻蚀设备腔体压力为25毫托至80毫托，静电吸盘冷却气体气压为7托至15托，射频功率为300瓦至600瓦，C4F8流量为每分钟10标准立方厘米至每分钟30标准立方厘米，CO流量为每分钟50标准立方厘米至每分钟200标准立方厘米，Ar流量为每分钟200标准立方厘米至每分钟400标准立方厘米，O2流量为每分钟10标准立方厘米至每分钟20标准立方厘米。
与现有技术相比，本发明具有以下优点：本发明通过采用化学机械抛光工艺减薄介质层的第一厚度，所述第一厚度为介质层厚度的1/4至2/3，然后采用等离子体刻蚀工艺减薄介质层的第二厚度，所述第二厚度为介质层厚度的1/4至2/3，使得减薄后的介质层均一性高于直接采用化学机械抛光工艺减薄的介质层，从而能够进一步减薄介质层的厚度，提高利用本发明制造的CMOS图像传感器的敏感度。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1是现有CMOS图像传感器的结构示意图；
图2是本发明提供的介质层的减薄方法的一实施例的流程示意图；
图3至图6为本发明提供的介质层的减薄方法的制造方法的一实施例的过程示意图。
具体实施方式
本发明的发明人发现，现有技术中，在实际的CMOS图像传感器制备过程中，层间介质层通常包括两层或者两层以上的介质层，并且为了保证后续形成在介质层表面的结构的质量，对所形成的介质层要求达到一定的平坦度。本发明的发明人又发现，所述介质层通常会覆盖接触孔或者导电电极等的半导体结构，形成的介质层表面的平坦度会比较差，现有的技术会对介质层表面执行化学机械抛光工艺，由于化学机械抛光工艺的缺陷，对介质层抛光时，在衬底中心位置的介质层和在衬底边缘位置采用化学机械抛光工艺时研磨速率是不同的，导致化学机械抛光工艺处理后的介质层在衬底中心位置和衬底边缘位置厚度差异比较大，所以，在形成介质层的时候，介质层的厚度不能够太薄，否则可能导致衬底边缘位置的层间介质层被全部去除掉，从而造成生产线的金属污染甚至导致芯片失效。对此，有必要提出一种改进的处理方法，使得形成的介质层厚度能够减薄，以提高CMOS图像传感器的敏感度。
为此，本发明的发明人提出一种介质层的减薄方法，用于减薄CMOS图像传感器的介质层厚度，以提高CMOS图像传感器的敏感度，具体包括如下步骤：
提供衬底；
在所述衬底表面形成介质层；
采用化学机械抛光工艺减薄介质层的第一厚度；
采用等离子体刻蚀工艺减薄介质层的第二厚度，所述减薄第二厚度后的介质层均一性高于所述减薄第一厚度后的介质层。
优选的，所述衬底为多层基片、分级基片、绝缘体上硅基片、外延硅基片、部分处理的基片、图案化或未被图案化的基片。
优选的，所述介质层为金属前介质层或者是层间介质层。
优选的，所述介质层为单一覆层或者为多层堆叠结构。
优选的，所述第一厚度为介质层厚度的1/4至2/3。
优选的，所述化学机械抛光工艺减薄介质层的具体参数为：选用SiO2抛光液，抛光液的PH值为10至11.5，抛光液的流量为120毫升每分钟至170毫升每分钟，抛光工艺中研磨垫的转速为65转每分钟至80转每分钟，研磨头的转速为55转每分钟至70转每分钟，抛光工艺的压力为200帕至350帕。
优选的，所述第二厚度为介质层厚度的1/4至2/3。
优选的，所述采用等离子体刻蚀工艺减薄介质层的具体参数为：刻蚀设备腔体压力为25毫托至80毫托，静电吸盘冷却气体气压为7托至15托，射频功率为300瓦至600瓦，C4F8流量为每分钟10标准立方厘米至每分钟30标准立方厘米，CO流量为每分钟50标准立方厘米至每分钟200标准立方厘米，Ar流量为每分钟200标准立方厘米至每分钟400标准立方厘米，O2流量为每分钟10标准立方厘米至每分钟20标准立方厘米。
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图2是本发明提供的介质层的减薄方法的一实施例的流程示意图，图3至图6为本发明提供的介质层的减薄方法的制造方法的一实施例的过程示意图。下面结合图2至图6对本发明的介质层的减薄方法进行说明。
步骤S101，提供衬底。
参考图3，所述衬底200可以为多层基片(例如，具有覆盖电介质和金属膜的硅衬底)、分级基片、绝缘体上硅基片(SOI)、外延硅基片、部分处理的基片(包括集成电路及其他元件的一部分)、图案化或未被图案化的基片。
步骤S102，在所述衬底200表面形成介质层。
参考图4，所述介质层210用于对衬底200内的有源区与有源区之间的隔离，或者用于对衬底200上的导线与导线之间的隔离，所述介质层210的厚度为20纳米至5000纳米。
具体所述介质层210可以是金属前介质层(Pre-Metal Dielectric，PMD)，也可以是层间介质层(Inter-Metal Dielectric，ILD)，需要特别指出的是，所述介质层还可以是单一覆层也可以是多层堆叠结构。
金属前介质层是沉积在具有MOS器件的衬底上，利用沉积工艺形成，在金属前介质层中会在后续工艺形成沟槽，用金属填充沟槽形成连接孔，所述连接孔用于连接MOS器件的电极和上层互连层中的金属导线。
层间介质层是后道工艺在金属互连层之间的介电层，层间介质层中会在后续工艺中形成沟槽，用金属填充沟槽形成连接孔，所述连接孔用于连接相邻金属互连层中的导线。
所述介质层210的材料通常选自SiO2或者掺杂的SiO2，例如USG(Undoped Silicon Glass，没有掺杂的硅玻璃)、BPSG(BorophosphosilicateGlass，掺杂硼磷的硅玻璃)、BSG(Borosilicate Glass，掺杂硼的硅玻璃)、PSG(Phosphosilitcate Glass，掺杂磷的硅玻璃)等。
所述介质层210在130纳米及以下的工艺节点一般选用低介电常数的介电材料，所述介质层210的材料具体选自氟硅玻璃(FSG)、碳掺杂的氧化硅(Black Diamond)以及氮掺杂的碳化硅(BLOK)。
所述介质层210的形成工艺可以是任何常规真空镀膜技术，例如原子沉积(ALD)、物理气相淀积(PVD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)等等，在这里不做赘述。
步骤S103，采用化学机械抛光工艺减薄介质层210的第一厚度。
所述化学机械抛光工艺为根据抛光介质层210的厚度、材料而采用不同工艺，在本实施例中，以介质层210材料为SiO2做示范性说明。
所述减薄介质层210的化学机械抛光工艺具体参数为：选用SiO2抛光液，抛光液的PH值为10至11.5，抛光液的流量为120毫升每分钟至170毫升每分钟，抛光工艺中研磨垫的转速为65转每分钟至80转每分钟，研磨头的转速为55转每分钟至70转每分钟，抛光工艺的压力为200帕至350帕。
现有工艺通常直接采用化学机械抛光工艺减薄介质层210，由之前的叙述可知，现有的技术会对介质层表面执行化学机械抛光工艺，由于化学机械抛光工艺能力的局限性，对介质层抛光时，在衬底中心位置的介质层和在衬底边缘位置采用化学机械抛光工艺时研磨速率是不同的，导致化学机械抛光工艺处理后的介质层在衬底中心位置和衬底边缘位置厚度差异比较大，所以，在形成介质层的时候，介质层的厚度不能够太薄，否则可能导致衬底边缘位置的层间介质层被全部去除掉，从而造成生产线的金属污染甚至导致芯片失效。
为此，本发明提出一种改进的减薄工艺，参考图5，采用化学机械抛光工艺减薄介质层210的第一厚度，所述第一厚度为介质层厚度的1/4至2/3，由于化学机械抛光工艺的限制，减薄后的边缘位置I的介质层厚度与中心位置II介质层厚度具有较大的差异，在本实施例中，以减薄衬底中心位置介质层210的第一厚度为标准，需要特别指出的是，在其他实施例中，也可以选用减薄衬底边缘位置介质层210的第一厚度为标准。
步骤S104，采用等离子体刻蚀工艺减薄介质层210的第二厚度，所述减薄第二厚度后的介质层均一性高于所述减薄第一厚度后的介质层。
参考图6，采用等离子体刻蚀工艺减薄介质层210的第二厚度，所述第二厚度为介质层厚度的1/4至2/3，为了与步骤S103中标准统一，本实施例中，以减薄衬底中心位置介质层210的第二厚度为标准。
本发明的发明人经过大量的实验，通过等离子体刻蚀工艺减薄介质层210的第二厚度，以化学机械抛光工艺减薄介质层210使得边缘位置I的介质层厚度小于中心位置II介质层为例，通过控制等离子体刻蚀工艺中等离子体刻蚀边缘位置I的介质层速度小于中心位置II介质层，从而使得边缘位置I的介质层210厚度与中心位置II介质层210厚度具有较小的差异。
具体的说，在等离子体刻蚀设备中，所述衬底200放置于等离子体刻蚀设备的静电吸盘表面，所述静电吸盘能够通过静电吸盘的冷却气体流动速度来改变衬底200的表面温度，而衬底200的表面温度不同能够影响等离子体在衬底不同表面区域的刻蚀速度，从而实现使得等离子体刻蚀边缘位置I的介质层210于中心位置II介质层210厚度具有较小的差异。
本发明的发明人进一步研究发现，所述静电吸盘的冷却气体流动速度可以控制静电吸盘的冷却气体气压来实现，在本实施例中，所述静电吸盘的冷却气体为氦气。
所述刻蚀工艺的具体参数为：刻蚀设备腔体压力为25毫托至80毫托，静电吸盘冷却气体气压为7托至15托，射频功率为300瓦至600瓦，C4F8流量为每分钟10标准立方厘米至每分钟30标准立方厘米，CO流量为每分钟50标准立方厘米至每分钟200标准立方厘米，Ar流量为每分钟200标准立方厘米至每分钟400标准立方厘米，O2流量为每分钟10标准立方厘米至每分钟20标准立方厘米，减薄介质层210的第二厚度。
本发明通过采用化学机械抛光工艺减薄介质层210的第一厚度，所述第一厚度为介质层厚度的1/4至2/3，然后采用等离子体刻蚀工艺减薄介质层210的第二厚度，所述第二厚度为介质层厚度的1/4至2/3，使得减薄后的介质层210均一性高于直接采用化学机械抛光工艺减薄的介质层210，从而能够进一步减薄介质层的厚度，提高利用本发明制造的CMOS图像传感器的敏感度。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (8)
1.一种介质层的减薄方法，其特征在于，包括：
提供衬底；
在所述衬底表面形成介质层；
采用化学机械抛光工艺减薄介质层的第一厚度；
采用等离子体刻蚀工艺减薄介质层的第二厚度，所述减薄第二厚度后的介质层均一性高于所述减薄第一厚度后的介质层。
2.如权利要求1所述的介质层的减薄方法，其特征在于，所述衬底为多层基片、分级基片、绝缘体上硅基片、外延硅基片、部分处理的基片、图案化或未被图案化的基片。
3.如权利要求1所述的介质层的减薄方法，其特征在于，所述介质层为金属前介质层或者是层间介质层。
4.如权利要求1所述的介质层的减薄方法，其特征在于，所述介质层为单一覆层或者为多层堆叠结构。
5.如权利要求1所述的介质层的减薄方法，其特征在于，所述第一厚度为介质层厚度的1/4至2/3。
6.如权利要求1所述的介质层的减薄方法，其特征在于，所述化学机械抛光工艺减薄介质层的具体参数为：选用SiO2抛光液，抛光液的PH值为10至11.5，抛光液的流量为120毫升每分钟至170毫升每分钟，抛光工艺中研磨垫的转速为65转每分钟至80转每分钟，研磨头的转速为55转每分钟至70转每分钟，抛光工艺的压力为200帕至350帕。
7.如权利要求1所述的介质层的减薄方法，其特征在于，所述第二厚度为介质层厚度的1/4至2/3。
8.如权利要求1所述的介质层的减薄方法，其特征在于，所述采用等离子体刻蚀工艺减薄介质层的具体参数为：刻蚀设备腔体压力为25毫托至80毫托，静电吸盘冷却气体气压为7托至15托，射频功率为300瓦至600瓦，C4F8流量为每分钟10标准立方厘米至每分钟30标准立方厘米，CO流量为每分钟50标准立方厘米至每分钟200标准立方厘米，Ar流量为每分钟200标准立方厘米至每分钟400标准立方厘米，O2流量为每分钟10标准立方厘米至每分钟20标准立方厘米。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200910196935 CN102044472B (zh) | 2009-10-09 | 2009-10-09 | 介质层的减薄方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200910196935 CN102044472B (zh) | 2009-10-09 | 2009-10-09 | 介质层的减薄方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102044472A true CN102044472A (zh) | 2011-05-04 |
| CN102044472B CN102044472B (zh) | 2013-03-06 |
Family
ID=43910484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 200910196935 Expired - Fee Related CN102044472B (zh) | 2009-10-09 | 2009-10-09 | 介质层的减薄方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102044472B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105097681A (zh) * | 2014-05-06 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
| CN106887440A (zh) * | 2015-12-15 | 2017-06-23 | 格科微电子（上海）有限公司 | 图像传感器的金属互联层结构及其形成方法 |
| CN109427668A (zh) * | 2017-09-01 | 2019-03-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置的制造方法 |
| CN113690145A (zh) * | 2021-09-29 | 2021-11-23 | 南京理工大学 | 一种二维Bi2O2Se薄膜厚度的调控方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1294639C (zh) * | 2002-12-05 | 2007-01-10 | 台湾积体电路制造股份有限公司 | 浅槽与深槽隔离结构的制造方法 |
| CN100334699C (zh) * | 2004-09-22 | 2007-08-29 | 探微科技股份有限公司 | 制作晶片背面内连接导线的方法 |
| CN1897225A (zh) * | 2005-07-12 | 2007-01-17 | 探微科技股份有限公司 | 薄化晶片的方法 |
| CN100514589C (zh) * | 2006-05-09 | 2009-07-15 | 探微科技股份有限公司 | 晶圆级封装方法及其结构 |
-
2009
- 2009-10-09 CN CN 200910196935 patent/CN102044472B/zh not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105097681A (zh) * | 2014-05-06 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
| CN106887440A (zh) * | 2015-12-15 | 2017-06-23 | 格科微电子（上海）有限公司 | 图像传感器的金属互联层结构及其形成方法 |
| CN109427668A (zh) * | 2017-09-01 | 2019-03-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置的制造方法 |
| CN113690145A (zh) * | 2021-09-29 | 2021-11-23 | 南京理工大学 | 一种二维Bi2O2Se薄膜厚度的调控方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102044472B (zh) | 2013-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10510799B2 (en) | Absorption enhancement structure for image sensor | |
| US10763289B2 (en) | Light blocking layer for image sensor device | |
| CN106876419A (zh) | Cmos图像传感器及其形成方法 | |
| US8710563B2 (en) | Image sensor and method for fabricating the same | |
| US7582504B2 (en) | CMOS image sensor and method for manufacturing the same | |
| US20010054677A1 (en) | Solid-state imaging device and method for producing the same | |
| CN109148492A (zh) | 光传感装置 | |
| CN102044472B (zh) | 介质层的减薄方法 | |
| KR20080002638A (ko) | 마이크로 렌즈의 형성 방법 및 반도체 장치 | |
| CN101494197A (zh) | 影像感测器及其制造方法 | |
| CN106601758B (zh) | 一种半导体器件及其制造方法和电子装置 | |
| KR20060077175A (ko) | 광 특성을 향상시킬 수 있는 이미지센서 및 그 제조 방법 | |
| CN101996261B (zh) | 优化cmos图像传感器版图的方法及刻蚀方法 | |
| CN101924074A (zh) | Cmos传感器及其制造方法 | |
| CN108121933B (zh) | 一种半导体器件及其制备方法、电子装置 | |
| CN104716035A (zh) | 化学机械抛光的方法 | |
| CN102024755B (zh) | Cmos图像传感器及其形成方法 | |
| CN101989575B (zh) | Cmos图像传感器介质层的抛光方法 | |
| KR100301530B1 (ko) | 반도체소자의 층간 절연막 형성방법 | |
| CN102013410A (zh) | 电感元件及其形成方法 | |
| KR20050008364A (ko) | 층간절연막 평탄화 방법 | |
| CN102044483B (zh) | 沟槽形成方法 | |
| TW201117325A (en) | Low parasitic capacitance bit line process for stack DRAM | |
| CN109755247B (zh) | 一种半导体器件及其制作方法 | |
| CN102403324A (zh) | 半导体器件的制造方法、半导体器件及相机组件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING (BEIJING) INTERNATIONA Effective date: 20121101 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20121101 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation Applicant after: Semiconductor Manufacturing International (Beijing) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20130306 Termination date: 20191009 |