CN102024408A - 显示装置的源极驱动器及其控制方法 - Google Patents

Abstract

本发明涉及显示装置的源极驱动器及其控制方法。具有级联连接的构造的源极驱动器在与从前级接收到的级联信号相对应的预定时段期间，根据来自于控制器的通过迷你LVDS接口发送的多个信号，驱动显示装置的信号线，该源极驱动器包括：第一接收电路，该第一接收电路接收多个信号的第一信号；第二接收电路，该第二接收电路接收多个信号的第二信号；以及使能控制电路，该使能控制电路将第一和第二接收电路中的每一个控制为激活状态和待机状态中的一个；其中使能控制电路根据从前级接收到的级联信号将第二接收电路设置为激活状态，并且根据由源极驱动器输出到后级的级联信号将第一和第二接收电路设置为待机状态。

Description

显示装置的源极驱动器及其控制方法

通过引用并入

本申请基于并且要求2009年9月11日提交的日本专利申请No.2009-210478的优先权，其全部内容在此通过引用整体并入。

技术领域

本发明涉及显示装置的源极驱动器及其控制方法。

背景技术

近来，诸如液晶显示装置这样的平面显示装置在尺寸已经被增加。大型平面显示装置通过使用被称为源极驱动器的IC(集成电路)驱动信号线。能够通过各个源极驱动器驱动的信号线的数目具有限制。被放大并且被高度地精细化的平面显示装置具有多个源极驱动器，多个源极驱动器具有如图6中所示的级联连接构造。平面显示装置顺序地操作多个源极驱动器，并且驱动用于一条水平线的所有的信号线。

如图6中所示，现有技术的平面显示装置1包括控制器10、源极驱动器IC1至IC4、以及显示器12。控制器10将时钟信号CLK、加载信号LOAD、以及数据信号DDO至DD5发送到源极驱动器中的每一个。时钟信号CLK是生成源极驱动器IC1至IC4的操作时钟的信号。数据信号DD0至DD5是像素数据。源极驱动器IC1至IC4中的每一个将与数据信号DD0至DD5相对应的像素驱动信号输出到显示器12。加载信号LOAD是将数据信号DD0至DD5放入源极驱动器IC1至IC4的每一个的选通信号。在每一水平时段从控制器10将此加载信号LOAD输出到源极驱动器IC1至IC4。在图6的示例中，为了附图的简化，源极驱动器的数目被限制为四。然而，可以进一步使用大量的源极驱动器。

源极驱动器中的每一个接收时钟信号CLK、加载信号LOAD、以及数据信号DD0至DD5。源极驱动器中的每一个顺序地锁存是像素数据的数据信号DD0至DD5。根据来自于前级的级联信号DOI进行源极驱动器中的每一个的锁存操作。源极驱动器IC1接收来自于电源电压端子VDD的高电平的逻辑信号作为前级的级联信号DOI。

如上所述，平面显示装置已经被扩大并且被高度地精细化，并且一条水平线的像素的数目已经增加。因此，在控制器和各个源极驱动器之间发送的数据信号等的高速传送是需要的。在液晶显示装置中，迷你LVDS(mini-LVDS)通常被用作用于此控制器和各个源极驱动器之间的高速传送的接口。此迷你LVDS的接口标准利用在图7中所示的LVDS(低压差分信号传输)在接收电路和发送电路之间交换数据和时钟信号。

如图7中所示，控制器10包括发送电路Tx，并且源极驱动器IC1至IC4中的每一个包括接收电路Rx。图7仅示出控制器10和源极驱动器IC1。发送电路Tx和接收电路Rx通过信号总线LVDS+和LVDS-而连接。差分信号被发送到信号总线LVDS+和LVDS-。发送电路Tx允许电流在信号总线LVDS+、终端电阻器R1、以及信号总线LVDS-之间流动。然后，接收电路Rx根据在终端电阻器R1的两端引起的电势差的极性而确定接收信号的逻辑值。在此电路构造中，通过信号总线LVDS+和LVDS-之间的耦合，能够进行诸如EMI(电磁干扰)的噪声减少。

图8示出源极驱动器IC1至IC4中的每一个的框图。源极驱动器IC1至IC4基本上具有类似的构造，并且因此在下面将会仅解释源极驱动器IC1的构造。源极驱动器IC1包括接收电路RxDD0至RxDD5、RxCLK、使能控制电路21、4分之一分频器22、DOI信号生成电路23以及数据寄存器24。

与图7的接收电路Rx相类似，接收电路RxDD0至RxDD5、以及RxCLK中的每一个接收来自于控制器10的VLDS信号。接收电路RxDD0至RxDD5、以及RxCLK分别接收是LVDS信号的数据信号DD0至DD5和时钟信号CLK。通过接收电路RxDD0至RxDD5、以及RxCLK接收的信号被转化为CMOS信号电平并且被输出到被提供在后级处的电路。

使能控制电路21根据使能信号REC_EN控制接收电路RxDD0至RxDD5、以及RxCLK以使其处于激活状态或者待机状态。稍后描述使能控制电路21的构造。

4分之一分频器22将通过接收电路RxCLK输出的CMOS信号电平的时钟信号的频率除以4。其频率被除以4的时钟信号CLK被用作源极驱动器IC1的内部操作时钟。因此源极驱动器IC1减少功率消耗。在下文中，其频率被除以4的时钟信号被称为内部操作时钟信号。根据使能控制电路21的使能信号REC_EN控制4分之一分频器22的激活状态或者待机状态。

在接收高电平的级联信号DIO之后，在预定数目的时钟之后的预定时段中DOI信号生成电路23输出高电平的级联信号DOI。DOI信号生成电路23包括移位寄存器30。移位寄存器30为预定数目的时钟计数通过接收电路RxCLK输出的时钟信号CLK。在下面将会简要地解释DOI信号生成电路23的操作的一个示例。

当高电平的级联信号DIO被接收到时，DOI信号生成电路23使移位寄存器30开始计数时钟信号CLK的时钟的数目。然后，当移位寄存器30计数预定数目的时钟时，在预定的时段DOI信号生成电路23输出高电平的级联信号DOI。例如，其中此级联信号DOI保持高电平的预定时段对应于操作时钟的一个周期。

在这里，在图9中示出使能控制信号21的构造。如图9中所示，使能控制电路21包括延迟电路DLY1、DLY2、NAND电路NAND1、NOR电路NOR1、反相器电路IV1、以及RS锁存电路RS1。

延迟电路DLY1包括反相器电路IV11至IV13。被顺序地串联连接的反相器电路IV11至IV13组成反相器链。第一级的反相器电路IV11接收加载信号LOAD。然后，最后级的反相器电路IV13输出延迟预定时段的加载信号LOAD。

NAND电路NAND1具有加载信号LOAD被输入的一个输入端子，和在通过反相器电路IV13输出的延迟了预定时段的加载信号LOAD被输入的另一输入端子。NAND电路NAND1将操作结果输出到反相器电路IV1。反相器电路IV1反转NAND电路NAND1的输出信号，并且输出反转的信号作为REC_SET信号。因此，REC_SET信号是如下的脉冲信号，即，该脉冲信号从加载信号LOAD的上升沿起通过在延迟电路DLY1中生成的延迟量处于高电平。

延迟电路DLY2包括反相器电路IV21至IV23。被顺序地串联连接的反相器电路IV21至IV23组成反相器链。第一级的反相器电路IV21接收级联信号DOI。然后，最后级的反相器电路IV23输出延迟了预定时段的级联信号DOI。

NOR电路NOR1具有级联信号DOI被输入的一个输入端子，和通过反相器电路IV23输出的延迟了预定时段的级联信号DOI被输入的另一输入端子。NOR电路NOR1输出操作结果作为REC_RSET信号。因此，REC_RSET信号是如下的脉冲信号，即，从级联信号DOI的下降沿起通过在延迟电路DLY2中生成的延迟量处于高电平。

RS锁存电路RS1具有REC_SET1信号被输入的设置端子S，并且具有REC_RSET信号被输入的重置端子R。然后，RS锁存电路RS1根据REC_SET信号和REC_RSET信号输出使能信号REC_EN。详细地，当接收高电平的REC_SET信号时，RS锁存电路RS1从输出端子Q输出高电平的使能信号REC_EN。或者，当接收高电平的REC_RSET信号时，RS锁存电路RS1从输出端子Q输出低电平的使能信号REC_EN。

图10是接收电路RxDD0至RxDD5和RxCLK的电路构造。接收电路RxDD0至RxDD5和RxCLK基本上具有相类似的构造，并且因此在下面将会仅描述接收电路RxDD0的构造。如图10中所示，接收电路RxDD0包括PMOS晶体管MP1至MP6、NMOS晶体管MN1至MN8、NAND电路NAND31、反相器电路IV31、以及电流源CC31。

差分级是由电流源CC31和PMOS晶体管MP1和MP2，以及NMOS晶体管MN1组成。差分级接收LVDS信号。放大级是由PMOS晶体管MP3至MP6以及NMOS晶体管MN5至MN8组成。放大级放大从上述差分级输出的信号。

当使能信号REC_EN处于高电平时，LVDS信号变成处于CMOS电平的信号并且从接收电路RxDD0将其输出。另一方面，当使能信号REC_EN处于低电平时，NMOS晶体管NM1至MN4中断电源电压端子VDD和电压端子VSS之间的电流通路。此外，通过低电平的使能信号REC_EN将NAND电路NAND31的输出固定为高电平。因此，是接收电路RxDD0的输出的反相器电路IV31的输出被固定为低电平并且接收电路RxDD0处于待机状态中。因此，根据使能信号REC_EN控制接收电路RxDD0的激活状态或者待机状态。

图11至图13示出源极驱动器IC1至IC4的操作的时序图。注意，图11至图13中相同的时间附图标记表示相同的时间。另外，假定在时间t1之前所有的源极驱动器的接收电路RxCLK和RxDD0至RxDD5处于待机状态中。

在时间t1通过源极驱动器IC1至IC4接收高电平的加载信号LOAD。在源极驱动器中的每一个的使能控制电路21中，根据此加载信号LOAD的上升沿生成脉冲信号的REC_SET1信号。根据REC_SET信号从RS锁存电路RS1输出高电平的使能信号REC_EN。然后，根据此使能信号REC_EN源极驱动器中的每一个的接收电路RxCLK和RxDD0至RxDD5进入激活状态。

在时间t2所有的源极驱动器接收高电平的数据信号DD0作为重置数据RST。在迷你LVDS接口中，在接收电路Rx进入激活状态之后，在时钟信号CLK的四个周期(时段T1)中处于高电平的数据信号DD0被设置为重置数据RST。

在接收重置数据RST之后，在所有的源极驱动器中的每一个中，在时间t3，4分之一分频器22输出内部操作时钟信号。根据此内部操作时钟信号各个源极驱动器进行操作。因为级联信号DIO处于高电平，所以，在时钟信号CLK的上升和下降沿的时序，源极驱动器IC1开始获取数据信号DD0至DD5的数据。在这里，因为根据如上所述的时钟信号CLK的上升和下降沿的时序获取数据，所以对于各条数据信号线，在内部操作时钟的每一个周期中，8位的数据被放入源极驱动器IC1。

在这里，当为每一个源极驱动器驱动(m×6)/8条像素信号线(m是4的倍数)时，在时钟信号CLK的第m沿时序完成此一个源极驱动器的数据获得。因此，在时间t3时的时钟信号CLK的沿(第一沿)与时间t5时的时钟信号CLK的沿(第m沿)之间的时钟信号CLK的各个沿，源极驱动器IC1获得数据信号DD0至DD5的数据。

在时间t4，源极驱动器IC1的移位寄存器30计数时钟信号CLK的第(m-3)沿。然后，移位寄存器30通知DOI信号生成电路23计数达到预定的数目。然后，在此时序，源极驱动器IC1的DOI信号生成电路23将级联信号DOI上升到高电平。注意，此源极驱动器IC1的级联信号DOI是源极驱动器IC2的级联信号DIO。

在从时间t4开始的内部操作时钟的一个周期之后的时间t7，源极驱动器IC1的DOI信号生成电路23将级联信号DOI下降到低电平。另外，根据此下降沿通过源极驱动器IC1的使能控制电路21来生成脉冲信号的REC_RSET信号。根据此REC_RSET信号，从RS锁存电路RS1输出低电平的使能信号REC_EN。然后，根据此低电平的使能信号REC_EN，源极驱动器IC1的接收电路RxCLK和RxDD0至RxDD5进入待机状态。此外，生成内部操作时钟的4分之一分频器22也进入待机状态。因此，源极驱动器IC1进入待机状态。

另一方面，从在时间t6的内部操作时钟的上升沿起，在时钟信号CLK的各个沿，接收高电平的级联信号DIO的源极驱动器IC2开始获取数据信号DD0至DD5的数据。注意，在时间t6的时钟信号CLK的沿是第(m+1)沿。因此，在时间t6时的时钟信号CLK的沿(第(m+1)沿)与时间t9时的时钟信号CLK的沿(第2m沿)之间的时钟信号CLK的各个沿，源极驱动器IC2获取数据信号DD0至DD5的数据。同时，在时间t6，源极驱动器IC2的移位寄存器30开始计数时钟信号CLK的沿。

在时间t8，源极驱动器IC2的移位寄存器30计数时钟信号CLK的第(m-3)沿。然后，移位寄存器30通知DOI信号生成电路23计数达到预定的数目。然后，在此时序，源极驱动器IC2的DOI信号生成电路23将级联信号DOI上升到高电平。此源极驱动器IC2的级联信号DOI是源极驱动器IC3的级联信号DIO。

在从时间t8开始的内部操作时钟的一个周期之后的时间t11，源极驱动器IC2的DOI信号生成电路23将级联信号DOI降低到低电平。另外，根据此下降沿，通过源极驱动器IC2的使能控制电路21来生成脉冲信号的REC_RSET信号。根据此REC_RSET信号，从RS锁存电路RS1输出低电平的使能信号REC_EN。然后，根据此低电平的使能信号REC_EN，源极驱动器IC2的接收电路RxCLK和RxDD0至RxDD5进入待机状态。此外，生成内部操作时钟的4分之一分频器22也进入待机状态。因此，源极驱动器IC2进入待机状态。

此后，源极驱动器IC3和IC4执行与如上所述类似的操作。更加具体地，从在时间t10的内部操作时钟的上升沿起，在时钟信号CLK的各个沿，接收高电平的级联信号DIO的源极驱动器IC3开始获取数据信号DD0至DD5的数据。注意，在时间t10的时钟信号CLK的沿是第(2m+1)沿。因此，在时间t10时的时钟信号CLK的沿(第(2m+1)沿)与时间t13时的时钟信号CLK的沿(第3m沿)之间的时钟信号CLK的各个沿，源极驱动器IC3获取数据信号DD0至DD5的数据。同时，在时间t10，源极驱动器IC3的移位寄存器30开始计数时钟信号CLK的沿。

在时间t12，源极驱动器IC3的移位寄存器30计数时钟信号CLK的第(m-3)沿。然后，移位寄存器30通知DOI信号生成电路23计数达到预定的数目。然后，在此时序，源极驱动器IC3的DOI信号生成电路23将级联信号DOI上升到高电平。此源极驱动器IC3的级联信号DOI是源极驱动器IC4的级联信号DIO。

在从时间t12开始的内部操作时钟的一个周期之后的时间t15，源极驱动器IC3的DOI信号生成电路23将级联信号DOI降低到低电平。另外，根据此下降沿，通过源极驱动器IC3的使能控制信号21来生成脉冲信号的REC_RSET信号。根据此REC_RSET信号，从RS锁存电路RS1输出低电平的使能信号REC_EN。然后，根据此低电平的使能信号REC_EN，源极驱动器IC3的接收电路RxCLK和RxDD0至RxDD5进入待机状态。此外，生成内部操作时钟的4分之一分频器22也进入待机状态。因此，源极驱动器IC3进入待机状态。

从在时间t14的内部操作时钟的上升沿起，在时钟信号CLK的各个沿，接收高电平的级联信号DIO的源极驱动器IC4开始获取数据信号DD0至DD5的数据。注意，在时间t14的时钟信号CLK的沿是第(3m+1)沿。因此，在时间t14时的时钟信号CLK的沿(第(3m+1)沿)与时间t17时的时钟信号CLK的沿(第4m沿)之间的时钟信号CLK的各个沿，源极驱动器IC4获取数据信号DD0至DD5的数据。同时，在时间t14，源极驱动器IC4的移位寄存器30开始计数时钟信号CLK的沿。

在时间t16，源极驱动器IC4的移位寄存器30计数时钟信号CLK的第(m-3)沿。然后，移位寄存器30通知DOI信号生成电路23计数达到预定的数目。然后，在此时序，源极驱动器IC4的DOI信号生成电路23将级联信号DOI上升到高电平。此源极驱动器IC4的级联信号DOI是后级的源极驱动器的级联信号DIO。

在从时间t16开始的内部操作时钟的一个周期之后的时间t19，源极驱动器IC4的DOI信号生成电路23将级联信号DOI降低到低电平。另外，根据此下降沿，通过源极驱动器IC4的使能控制信号21来生成脉冲信号的REC_RSET信号。根据此REC_RSET信号，从RS锁存电路RS1输出低电平的使能信号REC_EN。然后，根据此低电平的使能信号REC_EN，源极驱动器IC4的接收电路RxCLK和RxDD0至RxDD5进入待机状态。此外，生成内部操作时钟的4分之一分频器22也进入待机状态。因此，源极驱动器IC4进入待机状态。

在日本未经审查的专利申请公开No.2005-284217中公布一种包括具有级联连接构造的源极驱动器的液晶显示装置的技术。

发明内容

本发明人已经发现如下的问题。在现有技术的平面显示装置1中，如图11至图13中所示，从时间t1开始，源极驱动器IC1至IC4的接收电路RxCLK和RxDD0至RxDD5处于激活状态。这是由于在迷你LVDS接口标准下，在时间t1，接收重置数据RST和时钟信号CLK的源极驱动器中的每一个的接收电路RxDD0和RxCLK进入激活状态。

然而，级联连接的源极驱动器IC1至IC4不需要使除了接收电路RxDD0和RxCLK之外的接收电路RxDD1至RxDD5激活，直到接收到高电平的级联信号DIO。因此，在接收电路RxDD1至RxDD5中，不必要的功率被消耗。此外，即使源极驱动器处于待机状态中，在被扩大并且被高度地精细化的液晶显示装置等中源极驱动器的功率消耗保持增加。因此，为了源极驱动器的功率消耗的减少，必须减少如上所述的浪费的功率消耗。

本发明的实施例的第一示例性方面是源极驱动器，该源极驱动器具有级联连接的构造，在与从前级接收到的级联信号相对应的预定时段期间，根据来自于控制器的通过迷你LVDS接口发送的多个信号，驱动显示装置的信号线，该源极驱动器包括：第一接收电路，该第一接收电路接收多个信号的第一信号；第二接收电路，该第二接收电路接收多个信号的第二信号；以及使能控制电路，该使能控制电路将第一接收电路和第二接收电路中的每一个控制为激活状态和待机状态中的一个；其中使能控制电路根据从前级中接收到的级联信号将第二接收电路设置为激活状态，并且根据由源极驱动器输出到后级的级联信号将第一和第二接收电路设置为待机状态。

根据本发明的示例性方面的源极驱动器根据从前级接收到的级联信号将第二接收电路设置为激活状态。然后源极驱动器根据由源极驱动器输出到后级的级联信号将第二接收电路设置为待机状态。因此，在具有级联连接构造的源极驱动器中，在其中第二接收电路不需要进入激活状态的期间，第二接收电路能够进入待机状态。然后，在其中第二接收电路不需要进入激活状态的时段期间，源极驱动器中的功率消耗能够被减少。

根据符合本发明的示例性方面的源极驱动器，能够减少功率消耗。

附图说明

结合附图，根据某些示例性实施例的以下描述，以上和其它示例性方面、优点和特征将更加明显，其中：

图1是根据本发明的示例性实施例的源极驱动器的构造的示例；

图2是根据本发明的示例性实施例的源极驱动器的使能控制电路的构造的示例；

图3是用于解释根据本发明的示例性实施例的显示装置的操作的时序图；

图4是用于解释根据本发明的示例性实施例的显示装置的操作的时序图；

图5是用于解释根据本发明的示例性实施例的显示装置的操作的时序图；

图6是普通显示装置的构造；

图7是解释LVDS接口的示意图；

图8是现有技术的源极驱动器的构造；

图9是现有技术的源极驱动器的使能控制电路的构造；

图10是接收电路的电路构造；

图11是用于解释现有技术的显示装置的操作的时序图；

图12是用于解释现有技术的显示装置的操作的时序图；以及

图13是用于解释现有技术的显示装置的操作的时序图。

具体实施方式

[示例性实施例]

在下文中参考附图解释本发明的具体示例性实施例。在本示例性实施例中，本发明被应用于液晶显示装置的源极驱动器IC1至IC4。注意，本示例性实施例的液晶显示装置的块构造与图6中所示的相类似，并且因此其构造的解释在此被省略。因此，图6中的源极驱动器IC1至IC4被替换为本示例性实施例中的源极驱动器IC1至IC4。

图1示出源极驱动器IC1至IC4的框图。注意，源极驱动器IC1至IC4具有相类似的构造。因此，在下面的描述中将会仅描述源极驱动器IC1的构造。

如图1中所示，源极驱动器IC1包括接收电路RxDD0至RxDD5、RxCLK、使能控制电路100、4分之一分频器22、DOI信号生成电路23以及数据寄存器24。在图1中，通过与图8中相同的附图标记表示的构造显示与那些相同或者相似的构造。在图1的源极驱动器IC1和图8的源极驱动器IC1之间使能控制电路不同。因此在本示例性实施例中主要描述了上面不同的要点。

如图1中所示，稍后描述的使能信号REC_EN1和REC_EN3被从使能控制电路100中输出。使能信号REC_EN1被提供给接收电路RxCLK和RxDD0。使能信号REC_EN3被提供给接收电路RxDD1至RxDD5。在下文中，在本示例性实施例中主要地描述是本发明的特点部分的使能控制电路100。

图2示出使能控制电路100的构造。如图2中所示，使能控制电路100包括延迟电路DLY101、DLY111和DLY121、NAND电路NAND101和102、NOR电路NOR101、反相器电路IV101和IV102、RS锁存电路RS101和RS102、D触发器DFF101、以及选择器SEL101。

延迟电路DLY101包括反相器电路IV101至IV103。被顺序地串联连接的反相器电路IV101至IV103组成反相器链。第一级的反相器电路IV101接收加载信号LOAD。然后，最后级的反相器电路IV103输出延迟了预定时段的加载信号LOAD。

NAND电路NAND101具有加载信号LOAD被输入的一个输入端子，和通过反相器电路IV103输出的延迟了预定时段的加载信号LOAD被输入的另一输入端子。NAND电路NAND101将操作结果输出到反相器电路IV101。反相器电路IV101使NAND电路NAND101的输出信号反相，并且输出反相的信号作为REC_SET1信号。因此，REC_SET1信号是如下的脉冲信号，即，该脉冲信号从加载信号LOAD的上升沿起通过在延迟电路DLY101中生成的延迟量处于高电平。

延迟电路DLY111包括反相器电路IV111至IV113。被顺序地串联连接的反相器电路IV111至IV113组成反相器链。第一级的反相器电路IV111接收级联信号DOI。然后，最后级的反相器电路IV113输出延迟了预定时段的级联信号DOI。

NOR电路NOR101具有级联信号DOI被输入的一个输入端子，和通过反相器电路IV113输出的延迟了预定时段的级联信号DOI被输入的另一输入端子。NOR电路NOR101输出操作结果作为REC_RSET信号。因此，REC_RSET信号是如下的脉冲信号，即，该脉冲信号从级联信号DOI的下降沿通过在延迟电路DLY111中生成的延迟量处于高电平。

延迟电路DLY121包括反相器电路IV121至IV123。被顺序地串联连接的反相器电路IV121至IV123组成反相器链。第一级的反相器电路IV121接收级联信号DIO。然后，最后级的反相器电路IV123输出延迟了预定时段的级联信号DIO。

NAND电路NAND102具有级联信号DIO被输入的一个输入端子，和通过反相器电路IV123输出的延迟了预定时段的级联信号DIO输入的另一输入端子。NAND电路NAND102将操作结果输出到反相器电路IV102。反相器电路IV102使NAND电路NAND102的输出信号反相，并且输出反相的信号作为REC_SET2信号。因此，REC_SET2信号是如下的脉冲信号，即，该脉冲信号从级联信号DIO的上升沿起通过在延迟电路DLY121中生成的延迟量处于高电平。

RS锁存电路RS101具有REC_SET1信号被输入的设置端子S，并且具有REC_RSET信号被输入的重置端子R。然后，RS锁存电路RS101根据REC_SET1信号和REC_RSET信号输出使能信号REC_EN1。详细地，当接收高电平的REC_SET1信号时，RS锁存电路RS101从输出端子Q输出高电平的使能信号REC_EN1。当接收高电平的REC_RSET信号时，RS锁存电路RS101从输出端子Q输出低电平的使能信号REC_EN1。

RS锁存电路RS102具有REC_SET2信号被输入的设置端子S，并且具有REC_RSET信号被输入的重置端子R。然后，RS锁存电路RS102根据REC_SET2信号和REC_RSET信号输出使能信号REC_EN2。详细地，当接收高电平的REC_SET2信号时，RS锁存电路RS102从输出端子Q输出高电平的使能信号REC_EN2。当接收高电平的REC_RSET信号时，RS锁存电路RS102从输出端子Q输出低电平的使能信号REC_EN2。

D触发器DFF101具有级联信号DIO被输入的数据输入端子D，和加载信号LOAD被输入的时钟输入端子。D触发器DFF101根据加载信号LOAD的上升沿锁存级联信号DIO。然后，D触发器DFF101锁存的值被从数据输出端子Q输出作为CHIP_1信号。

因为级联信号DIO始终处于高电平(电源电压VDD)，所以源极驱动器IC1的D触发器DFF101根据加载信号LOAD被上升到高电平的时序输出高电平的CHIP_1信号。因为级联信号DIO处于低电平，所以源极驱动器IC2至IC4中的每一个的D触发器DFF101在加载信号LOAD被上升到高电平的时序输出低电平的CHIP_1信号。

选择器SEL101具有使能信号REC_EN1被输入的一个输入端子，和使能信号REC_EN2被输入的另一输入端子。然后，选择器SEL101选择使能信号REC_EN1和REC_EN2中的一个，并且输出选择信号作为使能信号REC_EN3。详细地，当CHIP_1信号处于高电平(值是“1”)时，使能信号REC_EN1被输出作为使能信号REC_EN3。或者，当CHIP_1信号处于低电平(值是“0”)时，使能信号REC_EN2被输出作为使能信号REC_EN3。如上所述，只有源极驱动器IC1是CHIP_1信号处于高电平。因此，仅源极驱动器IC1输出使能信号REC_EN1作为使能信号REC_EN3。在其它的源极驱动器IC2至IC4中，使能信号REC_EN2被输出作为使能信号REC_EN3。

如上所述，使能控制电路100输出使能信号REC_EN1和REC_EN3。接收电路RxCLK和RxDD0接收使能信号REC_EN1，并且接收电路RxDD1至RxDD5接收使能信号REC_EN3。因此，根据使能信号REC_EN1控制接收电路RxCLK和RxDD0的激活状态和待机状态。此外，根据使能信号REC_EN3控制接收电路RxDD1至RxDD5的激活状态和待机状态。

图3至图5示出时序图，该时序图示出本示例性实施例中的包括使能控制电路100的源极驱动器IC1至IC4的操作。注意，图3至图5中相同的时间附图标记表示相同的时间。另外，假定在时间t1之前所有的源极驱动器的接收电路RxCLK和RxDD0至RxDD5处于待机状态中。

在时间t1通过源极驱动器IC1至IC4接收高电平的加载信号LOAD。在源极驱动器中的每一个的使能控制电路100中，根据此加载信号LOAD的上升沿，生成脉冲信号的REC_SET1信号。根据REC_SET1信号从RS锁存电路RS101输出高电平的使能信号REC_EN1。然后，根据此使能信号REC_EN1，所有的源极驱动器中的每一个的接收电路RxCLK和RxDD0进入激活状态。

此外，在此时间t1，源极驱动器IC1的CHIP_1处于高电平。选择器SEL101选择使能信号REC_EN1。因此，源极驱动器IC1的使能信号REC_EN3变成如上所述的高电平的使能信号REC_EN1。因此，源极驱动器IC1的接收电路RxDD1至RxDD5进入激活状态。另一方面，源极驱动器IC2至IC4的CHIP_1处于低电平中。因此，源极驱动器IC2至IC4的使能信号REC_EN3变成如上所述的低电平的使能信号REC_EN2。因此，源极驱动器IC2至IC4的接收电路RxDD1至RxDD5处于待机状态中。

在时间t2，所有的源极驱动器的接收电路RxDD0接收高电平的数据信号DD0作为重置数据RST。在迷你LVDS接口中，在接收电路Rx进入激活状态之后，处于高电平的数据信号DD0在时钟信号CLK的四个周期(时段T1)中被设置为重置数据RST。在接收重置数据RST之后，在所有的源极驱动器的每一个中，在时间t3，4分之一分频器22输出内部操作时钟信号。根据此内部操作时钟信号，各个源极驱动器进行操作。

因为级联信号DIO处于高电平，所以在时钟信号CLK的上升和下降沿的时序，源极驱动器IC1开始获取数据信号DD0至DD5的数据。在这里，因为根据如上所述的时钟信号CLK的上升和下降沿的时序获取数据，所以对于各条数据信号线，在内部操作时钟的每一个周期中，源极驱动器获得8位的数据。

在这里，当为每一个源极驱动器驱动(m×6)/8条像素信号线(m是4的倍数)时，在时钟信号CLK的第m沿时序完成此一个源极驱动器的数据获得。因此，如图3中所示，在时间t3时的时钟信号CLK的沿(第一沿)与时间t5时的时钟信号CLK的沿(第m沿)之间的时钟信号CLK的各个沿，源极驱动器IC1获得数据信号DD0至DD5的数据。

在时间t4，源极驱动器IC1的移位寄存器30计数时钟信号CLK的第(m-3)沿。然后，移位寄存器30通知DOI信号生成电路23计数达到预定的数目。然后，源极驱动器IC1的DOI信号生成电路23在此时序将级联信号DOI上升到高电平。注意，此源极驱动器IC1的级联信号DOI是源极驱动器IC2的级联信号DIO。

在从时间t4开始的内部操作时钟的一个周期之后的时间t7，源极驱动器IC1的DOI信号生成电路23将级联信号DOI下降到低电平。另外，根据此下降沿，由源极驱动器IC1的使能控制电路100来生成脉冲信号的REC_RSET信号。根据此REC_RSET信号，从RS锁存电路RS101输出低电平的使能信号REC_EN1。然后，根据此低电平的使能信号REC_EN1，源极驱动器IC1的接收电路RxCLK和RxDD0进入待机状态。另外，从选择器SEL101输出低电平的使能信号REC_EN1作为使能信号REC_EN3。因此，接收电路RxDD1至RxDD5以及上述的接收电路RxCLK和RxDD0进入待机状态。此外，生成内部操作时钟的4分之一分频器22也进入待机状态。因此，源极驱动器IC1进入待机状态。

另一方面，在时间t4，源极驱动器IC2接收高电平的级联信号DIO。在源极驱动器IC2的使能控制电路100中，根据此级联信号DIO的上升沿，生成脉冲信号的REC_SET2信号。根据此REC_SET2信号，从RS锁存电路RS102输出高电平的使能信号REC_EN2。在这里，源极驱动器IC2的CHIP_1信号处于低电平，如上所述。因此，选择器SEL101选择使能信号REC_EN2。换言之，REC_EN2＝REC_EN3。因此，源极驱动器IC2的使能信号REC_EN3也上升到高电平，并且源极驱动器IC2的接收电路RxDD1至RxDD5进入激活状态。

在那之后，从在时间t6的内部操作时钟的上升沿起，在时钟信号CLK的各个沿，接收高电平的级联信号DIO的源极驱动器IC2开始获取数据信号DD0至DD5的数据。注意，在时间t6的时钟信号CLK的沿是第(m+1)沿。因此，在时间t6时的时钟信号CLK的沿(第(m+1)沿)与时间t9时的时钟信号CLK的沿(第2m沿)之间的时钟信号CLK的各个沿，源极驱动器IC2获取数据信号DD0至DD5的数据。同时，在时间t6，源极驱动器IC2的移位寄存器30开始计数时钟信号CLK的沿。

在时间t8，源极驱动器IC2的移位寄存器30计数时钟信号CLK的第(m-3)沿。然后，移位寄存器30通知DOI信号生成电路23计数达到预定的数目。然后，在此时序，源极驱动器IC2的DOI信号生成电路23将级联信号DOI上升到高电平。注意，此源极驱动器IC2的级联信号DOI是源极驱动器IC3的级联信号DIO。

在从时间t8开始的内部操作时钟的一个周期之后的时间t11，源极驱动器IC2的DOI信号生成电路23将级联信号DOI降低到低电平。另外，根据此下降沿，通过源极驱动器IC2的使能控制电路100来生成脉冲信号的REC_RSET信号。根据此REC_RSET信号，从RS锁存电路RS101输出低电平的使能信号REC_EN1。此外，通过REC_RSET信号，从RS锁存电路RS102输出低电平的使能信号REC_EN2。然后，根据此低电平的使能信号REC_EN1，源极驱动器IC2的接收电路RxCLK和RxDD0进入待机状态。此外，从选择器SEL101输出低电平的使能信号REC_EN2作为使能信号REC_EN3。因此，接收电路RxDD1至RxDD5以及如上所述的接收电路RxCLK和RxDD0进入待机状态。此外，生成内部操作时钟的4分之一分频器22也进入待机状态。因此，源极驱动器IC2进入待机状态。

此后，源极驱动器IC3和IC4执行与源极驱动器IC2相类似的操作。更加具体地，如图4(和图3)中所示，在时间t8，源极驱动器IC3接收高电平的级联信号DIO。然后，在源极驱动器IC3的使能控制电路100中，根据此级联信号DIO的上升沿，生成脉冲信号的REC_SET2信号。根据此REC_SET2信号，从RS锁存电路RS102输出高电平的使能信号REC_EN2。因为源极驱动器IC3的CHIP_1信号是处于低电平，所以选择器SEL101选择使能信号REC_EN2。因此，REC_EN2＝REC_EN3。因此，源极驱动器IC3的使能信号REC_EN3也上升到高电平，并且源极驱动器IC3的接收电路RxDD1至RxDD5进入激活状态。

此外，从在时间t10的内部操作时钟的上升沿起，在时钟信号CLK的各个沿，接收高电平的级联信号DIO的源极驱动器IC3开始获取数据信号DD0至DD5的数据。注意，在时间t10的时钟信号CLK的沿是第(2m+1)沿。因此，在时间t10时的时钟信号CLK的沿(第(2m+1)沿)和时间t13时的时钟信号CLK的沿(第3m沿)之间的时钟信号CLK的各个沿，源极驱动器IC3获取数据信号DD0至DD5的数据。同时，在时间t10，源极驱动器IC3的移位寄存器30开始计数时钟信号CLK的沿。

在时间t12，源极驱动器IC3的移位寄存器30计数时钟信号CLK的第(m-3)沿。然后，移位寄存器30通知DOI信号生成电路23计数达到预定的数目。然后，在此时序，源极驱动器IC3的DOI信号生成电路23将级联信号DOI上升到高电平。注意，此源极驱动器IC3的级联信号DOI是源极驱动器IC4的级联信号DIO。

在从时间t12开始的内部操作时钟的一个周期之后的时间t15，源极驱动器IC3的DOI信号生成电路23将级联信号DOI下降到低电平。另外，根据此下降沿，通过源极驱动器IC3的使能控制电路100生成脉冲信号的REC_RSET信号。根据此REC_RSET信号，从RS锁存电路RS101输出低电平的使能信号REC_EN1。此外，通过REC_RSET信号，从RS锁存电路RS102输出低电平的使能信号REC_EN2。然后，根据此低电平的使能信号REC_EN1，源极驱动器IC3的接收电路RxCLK和RxDD0进入待机状态。此外，从选择器SEL101输出低电平的使能信号REC_EN2作为使能信号REC_EN3。因此，接收电路RxDD1至RxDD5以及上述的接收电路RxCLK和RxDD0进入待机状态。此外，生成内部操作时钟的4分之一分频器22也进入待机状态。因此，源极驱动器IC3进入待机状态。

此外，如图5(和图4)中所示，在时间t12，源极驱动器IC4接收高电平的级联信号DIO。然后，在源极驱动器IC4的使能控制电路100中，根据此级联信号DIO的上升沿，生成脉冲信号的REC_SET2信号。根据此REC_SET2信号，从RS锁存电路RS102输出高电平的使能信号REC_EN2。因为源极驱动器IC4的CHIP_1信号是处于低电平，所以选择器SEL101选择使能信号REC_EN2。因此，REC_EN2＝REC_EN3。因此，源极驱动器IC4的使能信号REC_EN3也上升到高电平，并且源极驱动器IC4的接收电路RxDD1至RxDD5进入激活状态。

此外，从在时间t14的内部操作时钟的上升沿起，在时钟信号CLK的各个沿，接收高电平的级联信号DIO的源极驱动器IC4开始获取数据信号DD0至DD5的数据。注意，在时间t14的时钟信号CLK的沿是第(3m+1)沿。因此，在时间t14时的时钟信号CLK的沿(第(3m+1)沿)和在时间t17的时钟信号CLK的沿(第4m沿)之间的时钟信号CLK的各个沿，源极驱动器IC4获取数据信号DD0至DD5的数据。同时，在时间t14，源极驱动器IC4的移位寄存器30开始计数时钟信号CLK的沿。

在时间t16，源极驱动器IC4的移位寄存器30计数时钟信号CLK的第(m-3)沿。然后，移位寄存器30通知DOI信号生成电路23计数达到预定的数目。然后，在此时序，源极驱动器IC4的DOI信号生成电路23将级联信号DOI上升到高电平。注意，此源极驱动器IC4的级联信号DOI是后级的源极驱动器的级联信号DIO。

在从时间t16开始的内部操作时钟的一个周期之后的时间t19，源极驱动器IC4的DOI信号生成电路23将级联信号DOI下降到低电平。另外，根据此下降沿，通过源极驱动器IC4的使能控制电路100生成脉冲信号的REC_RSET信号。根据此REC_RSET信号，从RS锁存电路RS101输出低电平的使能信号REC_EN1。此外，通过REC_RSET信号，从RS锁存电路RS102输出低电平的使能信号REC_EN2。然后，根据此低电平的使能信号REC_EN1，源极驱动器IC4的接收电路RxCLK和RxDD0进入待机状态。此外，从选择器SEL101输出低电平的使能信号REC_EN2作为使能信号REC_EN3。因此，接收电路RxDD1至RxDD5以及上述的接收电路RxCLK和RxDD0进入待机状态。此外，生成内部操作时钟的4分之一分频器22也进入待机状态。因此，源极驱动器IC4进入待机状态。

在这里，如图11至图13中所示，在现有技术的平面显示装置1中，从时间t1开始，源极驱动器IC1至IC4的接收电路RxCLK和RxDD0至RxDD5处于激活状态。这是由于，在迷你LVDS标准下，在时间t1，接收重置数据RST和时钟信号CLK的源极驱动器中的每一个的接收电路RxDD0和RxCLK进入激活状态。

然而，源极驱动器IC1至IC4不需要使除了接收电路RxDD0和RxCLK之外的接收电路RxDD1至RxDD5激活，直到接收到高电平的级联信号。不言而喻的是，在现有技术的平面显示装置1中，从时间t1开始，接收电路RxDD1至RxDD5被连续设置为激活状态。因此，在接收电路RxDD1至RxDD5中，不必要的电功率被消耗。

然而，在本示例性实施例的平面显示装置的源极驱动器中，能够将接收电路RxDD1至RxDD5设置为待机状态，直到通过源极驱动器中的每一个接收到高电平的级联信号DIO，因为源极驱动器中的每一个具有使能控制电路100，该使能控制电路100具有如上所述的构造。因此，与现有技术的相比较，能够减少本示例性实施例中的源极驱动器中的功率消耗。

注意，本发明不限于上面的示例性实施例，在本发明的范围内能够适当地进行修改。例如，发送电路和接收电路之间的接口不限于迷你LVDS。例如，在上述示例性实施例中，由于接收电路RxDD0接收重置数据RST，在所有的源极驱动器中，从时间t1开始，接收电路RxDD0处于激活状态。然而，当不要求符合此协议时，直到接收到高电平的级联信号DIO，接收电路RxDD0才可以进入待机状态，与接收电路RxDD1至RxDD5相类似。

虽然已经按照若干示例性实施例描述了本发明，但是本领域的技术人员将理解本发明可以在所附的权利要求的精神和范围内进行各种修改的实践，并且本发明并不限于上述的示例。

此外，权利要求的范围不受到上述的示例性实施例的限制。

此外，应当注意的是，申请人意在涵盖所有权利要求要素的等同形式，即使在后期的审查过程中进行过修改亦是如此。

Claims (8)

1.一种源极驱动器，所述源极驱动器具有级联连接的构造，所述源极驱动器在与从前级接收到的级联信号相对应的预定时段期间，根据来自于控制器的通过迷你LVDS接口发送的多个信号，驱动显示装置的信号线，所述源极驱动器包括：

第一接收电路，所述第一接收电路接收所述多个信号的第一信号；

第二接收电路，所述第二接收电路接收所述多个信号的第二信号；以及

使能控制电路，所述使能控制电路将所述第一接收电路和所述第二接收电路中的每一个控制为激活状态和待机状态中的一个；

其中所述使能控制电路根据从所述前级中接收到的级联信号将所述第二接收电路设置为激活状态，并且根据由所述源极驱动器输出到后级的级联信号将所述第一和第二接收电路设置为待机状态。

2.根据权利要求1所述的源极驱动器，其中

当从所述控制器接收到启动所述源极驱动器的启动信号时，所述使能控制电路根据所述启动信号将所述第一接收电路设置为激活状态。

3.根据权利要求2所述的源极驱动器，其中

所述启动信号是在每一个水平时段输出的选通信号。

4.根据权利要求1所述的源极驱动器，其中

所述第一接收电路接收的所述第一信号是生成所述源极驱动器的操作时钟的时钟信号。

5.根据权利要求1所述的源极驱动器，其中

所述第一接收电路接收的所述第一信号包括重置所述源极驱动器的重置数据信号。

6.根据权利要求1所述的源极驱动器，进一步包括：

级联信号生成电路，从接收来自于所述前级的级联信号开始的预定时段之后，所述级联信号生成电路生成所述源极驱动器输出到所述后级的级联信号。

7.根据权利要求1所述的源极驱动器，其中

所述使能控制电路包括第一和第二RS锁存电路和选择器，

所述第一RS锁存电路根据第一脉冲信号和第二脉冲信号生成第一使能信号，所述第一脉冲信号被提供给设置端子并且对应于所述启动信号，所述第二脉冲信号被提供给重置端子并且对应于所述级联信号生成电路生成并且输出到所述后级的级联信号，

所述第二RS锁存电路根据第三脉冲信号和所述第二脉冲信号生成第二使能信号，所述第三脉冲信号被提供给设置端子并且对应于从所述前级接收到的所述级联信号，所述第二脉冲信号被提供给重置端子，

所述选择器根据选择信号选择所述第一和第二使能信号中的一个，其中所述选择信号是基于所述启动信号和从所述前级接收到的所述级联信号，并且所述选择器输出所被选择的信号作为第三使能信号，

所述第一使能信号将所述第一接收电路控制为激活状态和待机状态中的一个，并且

所述第三使能信号将所述第二接收电路控制为激活状态和待机状态中的一个。

8.一种控制源极驱动器的方法，所述源极驱动器具有级联连接构造，并且在当从前级接收到的级联信号是激活时的预定时段期间，根据来自于控制器的通过迷你LVDS接口发送的多个信号，驱动显示装置的信号线，所述源极驱动器包括：

第一接收电路和第二接收电路，所述第一接收电路接收所述多个信号的第一信号，所述第二接收电路接收所述多个信号的第二信号，所述方法包括：

根据从所述前级接收到的所述级联信号，将所述第二接收电路设置为激活状态；和

根据通过所述源极驱动器输出到后级的级联信号，将所述第一和第二接收电路设置为待机状态。

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