CN101997637B - 一种位定向信息信令检测方法及装置 - Google Patents
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Abstract
本发明公开了一种BOM信令检测方法及装置。所述BOM信令检测装置包括：提取单元，用于在帧同步后从T1数据流中提取承载BOM信令的数据流；检测单元，用于根据BOM信令格式从所述提取单元提取的数据流中检测出BOM信令；先入先出存储单元，用于按照先入先出的方式存储所述第检测单元检测出的BOM信令，以提供给中央处理器进行访问操作。本发明的BOM信令检测方法及装置，能够解决BOM信令检测的高效性，提高中央处理器在响应BOM信令时的实时性和可靠性。
Description
技术领域
本发明主要涉及T1通讯领域，尤其涉及一种BOM信令检测方法及BOM信令检测装置。
背景技术
在现有的T1传输模式中，ESF(Extended Super Frame，扩展的超帧格式)帧格式的数据不但包含数据信息，帧同步信息，CRC(Cyclical RedundancyCheck，循环冗余码校验)校验信息，每个时隙的命令信息，还有用来控制传输过程中对系统诊断的命令信息等。
在标准协议ITU-T G.704中有关于T1ESF复帧的详细描述。ESF指的是一种使用在T1电路的成帧类型，它由24帧组成，每帧的长度为193比特，由一个单比特的F bit和24个时隙构成，每个时隙为8比特。其中F bit用于帧同步定位，CRC检验，其中第1，3，5，7，9，11，13，15，17，19，21，23帧的F bit构成BOM(Bit Oriented Message，位定向信息)信令。
发明人在实现本发明的过程中发现，现有技术中还没有能高效检测BOM信令的方法和装置，因此，有必要提出一种能高效检测BOM信令的方法和装置，从而能提高中央处理器响应BOM信令时的实时性和可靠性。
发明内容
本发明提供一种BOM信令检测方法及装置，能够解决BOM信令检测的高效性，提高中央处理器在响应BOM信令时的实时性和可靠性。
本发明的技术方案是这样实现的：
一种位定向信息信令检测装置，包括：
提取单元，用于在帧同步后从T1数据流中提取承载位定向信息BOM信令的数据流；
检测单元，用于根据BOM信令格式从所述提取单元提取的数据流中检测出BOM信令；
先入先出存储单元，用于按照先入先出的方式存储所述第检测单元检测出的BOM信令，以提供给中央处理器进行访问操作。
优选的，所述检测单元包括：
第一检测子单元，用于检测BOM信令标记位，并在检测到BOM信令标记位后将BOM信令标记位后的数据进行串并转换；
确认单元，用于根据BOM信令格式确认串并转换后的并行数据是否是BOM信令。
优选的，所述检测单元还包括：
第二检测子单元，用于检测优先级高的BOM信令，并在检测到优先级高的BOM信令后进行芯片内部环回切换处理，并产生中断信号将当前操通知中央处理器。
优选的，所述先入先出存储单元为深度可配置的乒乓结构的先入先出存储单元。
优选的，所述深度可配置的乒乓结构的先入先出存储模块通过两块双口随机存储器RAM实现，每块随机存储器RAM的最大深度为64字节，所述两块双口随机存储器RAM的读写状态互斥。
一种位定向信息信令检测方法，包括：
提取单元在帧同步后从T1数据流中提取承载位定向信息BOM信令的数据流；
检测单元根据BOM信令格式从提取的数据流中检测出BOM信令；
先入先出存储单元按照先入先出的方式存储检测出的BOM信令，以提供给中央处理器进行访问操作。
优选的，所述根据BOM信令格式从提取的数据流中检测出BOM信令包括：
第一检测子单元检测BOM信令标记位，并在检测到BOM信令标记位后将BOM信令标记位后的数据进行串并转换；
确认单元根据BOM信令格式确认串并转换后的并行数据是否是BOM信令。
优选的，所述根据BOM信令格式从提取的数据流中检测出BOM信令还包括：
第二检测子单元检测优先级高的BOM信令，并在检测到优先级高的BOM信令后进行相应的处理，产生中断信号。
优选的，所述先入先出存储单元为深度可配置的乒乓结构的先入先出存储单元。
优选的，所述深度可配置的乒乓结构的先入先出存储模块通过两块双口随机存储器RAM实现，每块随机存储器RAM的最大深度为64字节，所述两块双口随机存储器RAM的读写状态互斥。
本发明所述技术方案的BOM信令检测方法及装置，所有的BOM信令都存储到先入先出存储单元FIFO中，提高了中央处理器CPU响应BOM信令的可靠性和实时性，能够解决BOM信令检测的高效性；进一步，本发明采用深度可配置的乒乓结构的FIFO，确保在不同时钟域中中央处理器CPU对BOM信令所代表的命令不会进行重复操作，并且可以根据实际情况对FIFO的深度进行配置，从而能够减少中央处理器CPU响应BOM信令的时间间隔，保证了中央处理器CPU响应BOM信令的可靠性和实时性；并且，本发明通过采用第二检测子单元检测优先级高的BOM信令，并在检测到优先级高的BOM信令后直接响应，进行相应的处理，不需要等待中央处理器CPU响应BOM信令，从而进一步提高了BOM信令响应的及时性，并且能够减轻中央处理器CPU的负担，提高效率。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一种BOM信令检测装置第一实施例的结构示意图；
图2为本发明构成BOM信令数据流的一个具体实例；
图3为本发明一种BOM信令检测方法第一实施例的流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参照图1，示出了本发明一种BOM信令检测装置第一实施例的结构示意图。需要说明的是，本发明各实施例是以T1传输模式中的ESF帧格式为例进行说明的，但本发明并不仅限于此，对于其它帧格式也是适用的。
所述BOM信令检测装置100包括提取单元110、检测单元120、先入先出存储单元130，所述检测单元120包括第一检测子单元121和确认单元122，还包括第二检测子单元123。
所述提取单元110，用于在帧同步后从T1数据流中提取承载BOM信令的数据流。
所述提取单元110在T1ESF帧格式下达到同步后，根据帧头指示信号对承载BOM信令的位置进行提取。
在T1ESF帧同步的情况下，所述提取单元110提取出第1、3、5、7、9、11、13、15、17、19、21、23单帧的F bit构成BOM信令数据流，参照图2，为构成BOM信令数据流的一个具体实例。
所述检测单元120，用于根据BOM信令格式从所述提取单元110提取的数据流中检测出BOM信令。
优先的，所述检测单元120包括第一检测子单元121和确认单元122。
所述第一检测子单元121，用于检测BOM信令标记位，并在检测到BOM信令标记位后将BOM信令标记位后的数据进行串并转换。
所述第一检测子单元121用于检测BOM FLAG，由于协议规定，BOMFLAG之后最多只能跟3个BOM信令，也就是说，两个BOM FLAG之间最多只能隔24bit，否则产生中断，通知CPU(Central processing unit，中央处理器)当前的BOM信令无效，在检测到BOM FLAG之后，所述第一检测子单元121对输入的数据进行串并转换，将输入的串行数据转换成并行数据。
所述第一检测子单元121对串行数据流进行检测，当检测到8’B11111111，即检测到BOM信令的FLAG，当紧接的第一BIT为1时，继续检测下一个FLAG的到来，并将FLAG之后的数据转换成8BIT的并行数据。
所述确认单元122，用于根据BOM信令格式确认串并转换后的并行数据是否是BOM信令。
BOM信令格式为8’B0xxxxxx0，所述确认单元122根据8’B0xxxxxx0确认串并转换后的并行数据是否是BOM信令，如果是则进入先入先出存储单元130存储，否则丢弃。
进一步，所述第一检测还包括：
第二检测子单元123，用于检测优先级高的BOM信令，如本地环回和远端环回的使能和撤销、通用环回撤销码、带外环会回码，并在检测到优先级高的BOM信令后进行相应的处理，即进行芯片内部环回切换，并产生相应的中断信号将当前操作通知中央处理器CPU。
所述优先级高的BOM信令(比如带外环会回码)被检测出来以后，由芯片直接响应所述优先级高的BOM信令，进行相应的处理，从而不需等待中央处理器CPU的处理。所述第二检测子单元123在检测到优先级高的BOM信令后直接响应，进行相应的处理，不需要等待中央处理器CPU响应BOM信令，从而进一步提高了BOM信令响应的及时性，并且能够减轻中央处理器CPU的负担，提高效率。
所述先入先出存储单元130，用于按照先入先出的方式存储所述第检测单元检测出的BOM信令，以提供给中央处理器进行访问操作。
优选的，所述先入先出存储单元130为深度可配置的乒乓结构的先入先出存储模块。进一步，所述深度可配置的乒乓结构的先入先出存储模块通过两块双口随机存储器RAM(第一FIFO131和第二FIFO132)实现，每块RAM的最大深度为64字节，所述两块双口RAM的读写状态互斥。
所述先入先出存储单元130采用最大深度为64BYTE的乒乓结构的FIFO实现，确保在不同时钟域中中央处理器CPU对BOM信令所代表的命令不会进行重复操作。乒乓结构的两半FIFO采用相同的控制逻辑，不但简化了FIFO的控制逻辑，而且有效的控制了模块的面积。对中央处理器CPU来说，只需要在读空FIFO时给一个指示信号就可以了。由于在T1模式下BOM信令的信息很少，且中央处理器CPU的频率很高，如果用64BYTE深度的FIFO操作，中央处理器CPU响应BOM信令的间隔会很长，对于此缺点，本发明优选把FIFO的深度设计为可配置的深度，最少为2BYTE，在实际应用中还可以根据实际情况对FIFO的深度进行配置来满足系统的需要。
所述先入先出存储单元130使用两块(第一FIFO131和第二FIFO132)双口RAM(Random Access Memory，随机存储器)实现，每块RAM的最大深度为64BYTE，可以通过寄存器(RFT[2:0])配置来改变RAM的使用深度，如3’B000，32bytes(default value)；3’B001，16bytes；3’B010，4bytes；3’B011，2bytes；3’B1xx，64bytes。举例来说，当通讯系统处于调试阶段，数据流中包含诊断命令时，要求中央处理器CPU能及时对这些信令进行处理，此时RAM可配置为2bytes，从而中央处理器CPU可以很快的处理接收到的BOM信令；当通讯系统正常工作后，系统对数据传输的要求提高，信令减少，此时可以配置RAM为64bytes，从而减轻RAM因频繁切换而给中央处理器CPU带来的负担。每块RAM的读写是互斥的，两块RAM可以同时工作，但是不能同时工作在读状态或者写状态。两块RAM之间可以自动切换，只需要中央处理器CPU在读空RAM时，给出指示信号RMC(Receive Message Complete)。初始化之后，第一FIFO131工作在写状态，第二FIFO132为读空状态，第一FIFO131将检测单元120检测到的BOM信令存储到第一FIFO131中，直到第一FIFO131满，第一FIFO131和第二FIFO132进行切换，第一FIFO131工作在读状态，第二FIFO132工作在写状态，如此反复，从而避免中央处理器CPU读数据重复。
本发明所述技术方案的BOM信令检测装置，所有的BOM信令都存储到先入先出存储单元FIFO中，提高了中央处理器CPU响应BOM信令的可靠性和实时性，能够解决BOM信令检测的高效性；进一步，本发明采用深度可配置的乒乓结构的FIFO，确保在不同时钟域中中央处理器CPU对BOM信令所代表的命令不会进行重复操作，并且可以根据实际情况对FIFO的深度进行配置，从而能够减少中央处理器CPU响应BOM信令的时间间隔，保证了中央处理器CPU响应BOM信令的可靠性和实时性；并且，本发明通过采用第二检测子单元检测优先级高的BOM信令，并在检测到优先级高的BOM信令后直接响应，进行相应的处理，不需要等待中央处理器CPU响应BOM信令，从而进一步提高了BOM信令响应的及时性，并且能够减轻中央处理器CPU的负担，提高效率。
参照图3，示出了本发明一种BOM信令检测方法第一实施例的流程示意图，包括步骤：
步骤S310、提取单元在帧同步后从T1数据流中提取承载BOM信令的数据流。
在T1ESF帧同步的情况下，提取单元提取出第1、3、5、7、9、11、13、15、17、19、21、23单帧的Fbit构成BOM信令数据流。
步骤S320、检测单元根据BOM信令格式从提取的数据流中检测出BOM信令。
优选的，所述步骤S320包括步骤：
S321、第一检测子单元检测BOM信令标记位，并在检测到BOM信令标记位后将BOM信令标记位后的数据进行串并转换。
所述第一检测子单元对串行数据流进行检测，当检测到8’B11111111，即检测到BOM信令的FLAG，当紧接的第一BIT为1时，继续检测下一个FLAG的到来，并将FLAG之后的数据转换成8BIT的并行数据。
步骤S322、确认单元根据BOM信令格式确认串并转换后的并行数据是否是BOM信令。
BOM信令格式为8’B0xxxxxx0，所述确认单元根据8’B0xxxxxx0确认串并转换后的并行数据是否是BOM信令，如果是则进入步骤S330，如果不是BOM信令，则丢弃。
进一步，所述步骤S320还包括步骤：
步骤S323、第二检测子单元检测优先级高的BOM信令，并在检测到优先级高的BOM信令后进行相应的处理，产生中断信号。
所述优先级高的BOM信令(比如带外环会码)被检测出来以后，由芯片直接响应所述优先级高的BOM信令，进行相应的处理，从而不需等待中央处理器CPU的处理。所述第二检测子单元在检测到优先级高的BOM信令后直接响应，进行相应的处理，不需要等待中央处理器CPU响应BOM信令，从而进一步提高了BOM信令响应的及时性，并且能够减轻中央处理器CPU的负担，提高效率。
需要说明的是，本发明并不能根据各步骤的序号关系确定各步骤的先后关系，如所述步骤S323并不是在步骤S322步骤之后执行，所述步骤S323可以与所述步骤S321同时执行。
步骤S330、先入先出存储单元按照先入先出的方式存储检测出的BOM信令。
先入先出存储单元按照先入先出的方式存储检测出的BOM信令，以提供给中央处理器进行访问操作。
所述先入先出存储单元为深度可配置的乒乓结构的先入先出存储模块。进一步，所述深度可配置的乒乓结构的先入先出存储模块通过两块双口随机存储器RAM实现，每块RAM的最大深度为64字节，所述两块双口RAM的读写状态互斥。
所述先入先出存储单元采用最大深度为64BYTE的乒乓结构的FIFO实现，确保在不同时钟域中中央处理器CPU对BOM信令所代表的命令不会进行重复操作。乒乓结构的两半FIFO采用相同的控制逻辑，不但简化了FIFO的控制逻辑，而且有效的控制了模块的面积。对中央处理器CPU来说，只需要在读空FIFO时给一个指示信号就可以了。由于在T1模式下BOM信令的信息很少，且中央处理器CPU的频率很高，如果用64BYTE深度的FIFO操作，中央处理器CPU响应BOM信令的间隔会很长，对于此缺点，本发明优选把FIFO的深度设计为可配置的深度，最少为2BYTE，在实际应用中还可以根据实际情况对FIFO的深度进行配置来满足系统的需要。
所述先入先出存储单元使用两块(第一和第二)双口RAM(Random AccessMemory，随机存储器)实现，每块RAM的最大深度为64BYTE，可以通过寄存器(RFT[2:0])配置来改变RAM的使用深度，如3’B000，32bytes(defaultvalue)；3’B001，16bytes；3’B010，4bytes；3’B011，2bytes；3’B1xx，64bytes。每块RAM的读写是互斥的，两块RAM可以同时工作，但是不能同时工作在读状态或者写状态。两块RAM之间可以自动切换，只需要中央处理器CPU在读空RAM时，给出指示信号RMC(Receive Message Complete)。初始化之后，第一FIFO工作在写状态，第二FIFO为读空状态，第一FIFO将检测单元检测到的BOM信令存储到第一FIFO中，直到第一FIFO满，第一FIFO和第二FIFO进行切换，第一FIFO工作在读状态，第二FIFO工作在写状态，如此反复，从而避免中央处理器CPU读数据重复。
本发明所述技术方案的BOM信令检测方法，所有的BOM信令都存储到先入先出存储单元FIFO中，提高了中央处理器CPU响应BOM信令的可靠性和实时性，能够解决BOM信令检测的高效性；进一步，本发明采用深度可配置的乒乓结构的FIFO，确保在不同时钟域中中央处理器CPU对BOM信令所代表的命令不会进行重复操作，并且可以根据实际情况对FIFO的深度进行配置，从而能够减少中央处理器CPU响应BOM信令的时间间隔，保证了中央处理器CPU响应BOM信令的可靠性和实时性；并且，本发明通过采用第二检测子单元检测优先级高的BOM信令，并在检测到优先级高的BOM信令后直接响应，进行相应的处理，不需要等待中央处理器CPU响应BOM信令，从而进一步提高了BOM信令响应的及时性，并且能够减轻中央处理器CPU的负担，提高效率。
本领域普通技术人员可以理解，在本发明各方法实施例中，所述各步骤的序号并不能用于限定各步骤的先后顺序，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，对各步骤的先后变化也在本发明的保护范围之内。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种位定向信息信令检测装置，其特征在于，包括：
提取单元，用于在帧同步后从T1数据流中提取承载位定向信息BOM信令的数据流；
检测单元，用于根据BOM信令格式从所述提取单元提取的数据流中检测出BOM信令；
先入先出存储单元，用于按照先入先出的方式存储所述检测单元检测出的BOM信令，以提供给中央处理器进行访问操作；
所述检测单元包括：
第一检测子单元，用于检测BOM信令标记位，并在检测到BOM信令标记位后将BOM信令标记位后的数据进行串并转换；
确认单元，用于根据BOM信令格式确认串并转换后的并行数据是否是BOM信令。
2.根据权利要求1所述的位定向信息信令检测装置，其特征在于，所述检测单元还包括：
第二检测子单元，用于检测优先级高的BOM信令，并在检测到优先级高的BOM信令后进行芯片内部环回切换处理，并产生中断信号将当前操作通知中央处理器。
3.根据权利要求1或2所述的位定向信息信令检测装置，其特征在于：
所述先入先出存储单元为深度可配置的乒乓结构的先入先出存储单元。
4.根据权利要求3所述的位定向信息信令检测装置，其特征在于，所述深度可配置的乒乓结构的先入先出存储单元通过两块双口随机存储器RAM实现，每块随机存储器RAM的最大深度为64字节，所述两块双口随机存储器RAM的读写状态互斥。
5.一种位定向信息信令检测方法，其特征在于，包括：
提取单元在帧同步后从T1数据流中提取承载位定向信息BOM信令的数据流；
检测单元根据BOM信令格式从提取的数据流中检测出BOM信令；
先入先出存储单元按照先入先出的方式存储检测出的BOM信令，以提供给中央处理器进行访问操作；
所述根据BOM信令格式从提取的数据流中检测出BOM信令包括：
第一检测子单元检测BOM信令标记位，并在检测到BOM信令标记位后将BOM信令标记位后的数据进行串并转换；
确认单元根据BOM信令格式确认串并转换后的并行数据是否是BOM信令。
6.根据权利要求5所述的位定向信息信令检测方法，其特征在于，所述根据BOM信令格式从提取的数据流中检测出BOM信令还包括：
第二检测子单元检测优先级高的BOM信令，并在检测到优先级高的BOM信令后进行相应的处理，产生中断信号。
7.根据权利要求5或6所述的位定向信息信令检测方法，其特征在于，所述先入先出存储单元为深度可配置的乒乓结构的先入先出存储单元。
8.根据权利要求7所述的位定向信息信令检测方法，其特征在于，所述深度可配置的乒乓结构的先入先出存储单元通过两块双口随机存储器RAM实现，每块随机存储器RAM的最大深度为64字节，所述两块双口随机存储器RAM的读写状态互斥。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1619992A (zh) * | 2003-11-18 | 2005-05-25 | 华为技术有限公司 | 网络通信中搜索同步码的方法及其装置 |
| CN101232434A (zh) * | 2007-01-22 | 2008-07-30 | 中兴通讯股份有限公司 | 一种利用双口ram进行异步数据传输的装置 |
| WO2009042513A2 (en) * | 2007-09-24 | 2009-04-02 | Qualcomm Incorporated | Managing acknowledgments in a multicast group within a wireless network |
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2009
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1619992A (zh) * | 2003-11-18 | 2005-05-25 | 华为技术有限公司 | 网络通信中搜索同步码的方法及其装置 |
| CN101232434A (zh) * | 2007-01-22 | 2008-07-30 | 中兴通讯股份有限公司 | 一种利用双口ram进行异步数据传输的装置 |
| WO2009042513A2 (en) * | 2007-09-24 | 2009-04-02 | Qualcomm Incorporated | Managing acknowledgments in a multicast group within a wireless network |
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