CN101938282B - LTE Turbo 编码器并行处理的装置和方法 - Google Patents

Abstract

为实现LTE Turbo编码的并行处理，本发明提供了一种对数据进行并行编码处理的装置，包括：第一并行编码器，用于对从第一路输入的M位输入数据进行并行编码处理；内交织器，用于对从平行于第一路的第二路输入的M位输入数据进行内交织处理；以及第二并行编码器，用于接收经内交织处理的数据，并对经内交织处理的数据进行并行编码处理，其中，M＝2^m，m是大于0小于13的整数，并且，所述输入数据的总位数能够被M整除。此外，为实现此目的，本发明还提供了一种对数据进行并行编码处理的方法。

Description

LTE Turbo 编码器并行处理的装置和方法

技术领域

本发明涉及编码领域，更具体地，涉及3GPP LTE Turbo编码器多路并行处理的装置和方法。

背景技术

Turbo诞生于1993年，由法国的Berrou等人在卷积码和级联码的基础上首次提出，是一种具有里程碑意义的新型信道编码方案，将编码技术真正意义上带入了逼近香农极限的领域。

Turbo码以卷积码作为分量码，两个分量码之间通常采用的是并行级联卷积码(PCCC)的形式，分量码之间引入交织器，减少了分量码编码器之间的相关性，模仿了香农所希望的随机编码的形式。

3GPP物理层协议TS36.212v8.6.0第5.1.3.2节中规定了3GPPLTE Turbo编码器的串行处理结构，如图1所示。该结构由两个8状态子编码器和一个内交织器组成，输入串行序列c_k，输出系统比特序列x_k、校验比特1序列z_k以及校验比特2序列z′_k。由于串行处理的特点，导致编码时延较长，为了减小编码时延，我们提出了并行处理的方法。

发明内容

本发明的目的在于，实现LTE Turbo编码的并行处理。

为实现此目的，本发明提供了一种对数据进行并行编码处理的装置，包括：第一并行编码器，用于对从第一路输入的M位输入数据进行并行编码处理；内交织器，用于对从平行于第一路的第二路输入的M位输入数据进行内交织处理；以及第二并行编码器，用于接收经内交织处理的数据，并对经内交织处理的数据进行并行编码处理，其中，M＝2^m，m是大于1的整数。

其中，第一并行编码器与第二并行编码器中均配置有三个移位寄存器D₁、D₂、D₃。

其中，第一并行编码器与第二并行编码器中均配置有编码运算模块。

其中，编码运算模块按照以下公式计算编码输出数据z：

$D_{N+M}=P^M{D}_N+[P^{M-1}Q,P^{M-2}Q,...,\mathrm{PQ},Q]\left[\begin{array}{c}{c}_{N+1}\\ c_{N+2}\\ .\\ .\\ .\\ c_{N+M-1}\\ c_{N+M}\end{array}\right],$

其中， $D_N={\left[\begin{array}{c}z\\ D_1\\ D_2\\ D_3\end{array}\right]}^N,$ $P=\left[\begin{array}{cccc}0& 1& 1& 0\\ 0& 0& 1& 1\\ 0& 1& 0& 0\\ 0& 0& 1& 0\end{array}\right],$ $Q=\left[\begin{array}{c}1\\ 1\\ 0\\ 0\end{array}\right],$ 以及

其中，c表示输入数据，N是整数，表示发生编码的时刻。

其中，当M＝4时，编码运算模块按照以下公式对编码输出数据z进行运算：

z_N+1＝(c_N+1+D₂+D₁)mod2

z_N+2＝(c_N+1+c_N+2+D₂+D₁+D₃)mod2

z_N+3＝(c_N+1+c_N+2+c_N+3+D₁+D₃)mod2

z_N+4＝(c_N+1+c_N+2+c_N+3+c_N+4+D₃)mod2

$D_1=(c_{N+1}+c_{N+2}+c_{N+4}+D_1^0+D_3^0)\mathrm{mod}2$

$D_2=(c_{N+1}+c_{N+3}+D_1^0+D_2^0+D_3^0)\mathrm{mod}2$

$D_3=(c_{N+2}+D_1^0+D_2^0)\mathrm{mod}2$

其中，D₁ ⁰、D₂ ⁰、D₃ ⁰表示移位寄存器D₁、D₂、D₃的初始值。

此外，为实现此目的，本发明还提供了一种对数据进行并行编码处理的方法，包括以下步骤：由第一并行编码器对从第一路输入的M位输入数据进行并行编码处理；由内交织器对从平行于第一路的第二路输入的M位输入数据进行内交织处理；以及由第二并行编码器接收经内交织处理的数据，并对经内交织处理的数据进行并行编码处理，其中，M＝2^m，m是大于1的整数。

其中，并行编码器中配置有三个移位寄存器D₁、D₂、D₃。

其中，按照以下公式对M位数据进行编码：

$D_{N+M}=P^M{D}_N+[P^{M-1}Q,P^{M-2}Q,...,\mathrm{PQ},Q]\left[\begin{array}{c}{c}_{N+1}\\ c_{N+2}\\ .\\ .\\ .\\ c_{N+M-1}\\ c_{N+M}\end{array}\right],$

其中， $D_N={\left[\begin{array}{c}z\\ D_1\\ D_2\\ D_3\end{array}\right]}^N,$ $P=\left[\begin{array}{cccc}0& 1& 1& 0\\ 0& 0& 1& 1\\ 0& 1& 0& 0\\ 0& 0& 1& 0\end{array}\right],$ $Q=\left[\begin{array}{c}1\\ 1\\ 0\\ 0\end{array}\right],$ 以及

其中，c表示输入的数据，z表示输出的编码数据，N是整数，表示发生编码的时刻。

其中，当M＝4时，按照以下公式同时对所述的4位数据进行编码：

z_N+1＝(c_N+1+D₂+D₁)mod2

z_N+2＝(c_N+1+c_N+2+D₂+D₁+D₃)mod2

z_N+3＝(c_N+1+c_N+2+c_N+3+D₁+D₃)mod2

z_N+4＝(c_N+1+c_N+2+c_N+3+c_N+4+D₃)mod2

$D_1=(c_{N+1}+c_{N+2}+c_{N+4}+D_1^0+D_3^0)\mathrm{mod}2$

$D_2=(c_{N+1}+c_{N+3}+D_1^0+D_2^0+D_3^0)\mathrm{mod}2$

$D_3=(c_{N+2}+D_1^0+D_2^0)\mathrm{mod}2$

其中，D₁ ⁰、D₂ ⁰、D₃ ⁰表示移位寄存器D₁、D₂、D₃的初始值。

通过实施本发明的LTE Turbo编码器并行处理的装置和方法，与现有串行编码技术相比，本发明达到了减少编码时延的效果，较为明显的缩短了编码时间，提高了编码的处理速度。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的限定。在附图中：

图1示出了LTE协议中串行处理的Turbo编码器的原理图；

图2示出了单比特RSC编码器的原理图；以及

图3示出了根据本发明示例性实施例的4路并行处理的Turbo编码器的原理图。

具体实施方式

下面结合附图对LTE Turbo编码器并行处理的装置和方法进行说明。

首先，本发明所述LTE Turbo编码器多路并行处理的方法的计算方法如下：

单比特RSC编码器的原理图如图2所示。

为了实现多路并行的处理，我们假设M个并行的输入比特：c₁～c_M，让他们依次通过RSC编码器，我们将开始推导编码输出比特z₁～z_M以及相应的移位寄存器的值。

c₁进入RSC编码器后由图2可以得到如下几个关系表达式：

$z_1=c_1\⊕D_3\⊕D_2\⊕D_1\⊕D_3$

$=c_1\⊕D_2\⊕D_1$

$D_1=c_1\⊕D_3\⊕D_2$

D₂＝D₁，D₃＝D₂

依据上面几个关系式我们可以推出如下的矩阵形式的表达式：

${\left[\begin{array}{c}z\\ D_1\\ D_2\\ D_3\end{array}\right]}^{N+1}=\left[\begin{array}{cccc}0& 1& 1& 0\\ 0& 0& 1& 1\\ 0& 1& 0& 0\\ 0& 0& 1& 0\end{array}\right]{\left[\begin{array}{c}z\\ D_1\\ D_2\\ D_3\end{array}\right]}^N+\left[\begin{array}{c}1\\ 1\\ 0\\ 0\end{array}\right]c_{N+1}$

可令 ${\left[\begin{array}{c}z\\ D_1\\ D_2\\ D_3\end{array}\right]}^{N+1}=D_{N+1},$ $D_N={\left[\begin{array}{c}z\\ D_1\\ D_2\\ D_3\end{array}\right]}^N,$ $P=\left[\begin{array}{cccc}0& 1& 1& 0\\ 0& 0& 1& 1\\ 0& 1& 0& 0\\ 0& 0& 1& 0\end{array}\right],$ $Q=\left[\begin{array}{c}1\\ 1\\ 0\\ 0\end{array}\right],$ 则可以得到如下的递推表达式：

D_N+1＝PD_N+Qc_N+1

由上式我们可以递归出如下的几个表达式：

D_N+2＝PD_N+1+Qc_N+2

    ＝P(PD_N+Qc_N+1)+Qc_N+2

    ＝P²D_N+PQc_N+1+Qc_N+2

D_N+3＝PD_N+2+Qc_N+3

    ＝P(P²D_N+PQc_N+1+Qc_N+2)+Qc_N+3

    ＝P³D_N+P²Qc_N+1+PQc_N+2+Qc_N+3

D_N+4＝PD_N+3+Qc_N+4

    ＝P(P³D_N+P²Qc_N+1+PQc_N+2+Qc_N+3)+Qc_N+4

    ＝P⁴D_N+P³Qc_N+1+P²Qc_N+2+PQc_N+3+Qc_N+4

$D_{N+M}=P^M{D}_N+[P^{M-1}Q,P^{M-2}Q,...,\mathrm{PQ},Q]\left[\begin{array}{c}{c}_{N+1}\\ c_{N+2}\\ .\\ .\\ .\\ c_{N+M-1}\\ c_{N+M}\end{array}\right]$

上式中D_N+M表示M时刻对应的一组输出与状态寄存器的值。

下面，我们结合对4路并行算法依照仿真代码的思路推导一次处理4个比特的RSC编码器。

假设开始时RSC中的三个寄存器中的状态为[D_1，D_2，D_3]，而要输入的四个比特按时间先后顺序为[c_1，c_2，c_3，c_4]，这里D_1，D_2，D_3，c_1，c_2，c_3，c_4的取值为0或1.下面的加法都是模2(mod2)加法，即，异或运算。

根据协议此时的feed_back为第二个寄存器的状态加上第三个寄存器的状态，等于D_2+D_3。

第一个输出的校验比特为c_1+feed_back+D_1+D_3＝c_1+D_2+D_3+D_1+D_3＝c_1+D_1+D_2。

此时第一个寄存器的状态变为c_1+feed_back＝c_1+D_2+D_3，第二个寄存器的状态变为D_1，第三个寄存器的状态变为D_2。

然后feed_back为第二个寄存器的状态加上第三个寄存器的状态，等于D_1+D_2，

第二个输出的校验比特为c_2+feed_back+第一个寄存器的状态+第三个寄存器的状态＝

c_2+(D_1+D_2)+(c_1+D_2+D_3)+(D_2)＝c_1+c_2+D_1+D_2+D_3，

此时第一个寄存器的状态变为c_2+feed_back＝c_2+D_1+D_2，第二个寄存器的状态变为c_1+D_2+D_3，第三个寄存器的状态变为D_1。

然后feed_back为第二个寄存器的状态加上第三个寄存器的状态，等于c_1+D_1+D_2+D_3，

第三个输出的校验比特为c_3+feed_back+第一个寄存器的状态+第三个寄存器的状态＝

c_3+(c_1+D_1+D_2+D_3)+(c_2+D_1+D_2)+(D_1)＝c_1+c_2+c_3+D_1+D_3。

此时第一个寄存器的状态变为c_3+feed_back＝c_1+c_3+D_1+D_2+D_3，第二个寄存器的状态变为c_2+D_1+D_2，第三个寄存器的状态变为c_1+D_2+D_3。

然后feed_back等于(c_2+D_1+D_2)+(c_1+D_2+D_3)＝c_1+c_2+D_1+D_3。

第四个输出的校验比特为c_4+feed_back+第一个寄存器的状态+第三个寄存器的状态＝

c_4+(c_1+c_2+D_1+D_3)+(c_1+c_3+D_1+D_2+D_3)+(c_1+D_2+D_3)＝c_1+c_2+c_3+c_4+D_3。

第一个寄存器的状态变为c_4+c_1+c_2+D_1+D_3，

第二个寄存器的状态变为c_1+c_3+D_1+D_2+D_3，

第三个寄存器的状态变为c_2+D_1+D_2。

总结如下：

四个输出的校验比特z_1，z_2，z_3，z_4为：

[c_1+D_1+D_2，c_2+D_2，c_1+c_2+c_3+D_1+D_3，c_1+c_2+c_3+c_4+D_3]。

终止状态D_1，D_2，D_3分别变为[c_4+c_1+c_2+D_1+D_3，c_1+c_3+D_1+D_2+D_3，c_2+D_1+D_2]。

该终止状态将作为对下一组4比特数据处理时的初始状态。

上面所描述的过程，我们用技术方案中的矩阵方式可以描述如下：

${\left[\begin{array}{c}z\\ D_1\\ D_2\\ D_3\end{array}\right]}^{N+1}=\left[\begin{array}{cccc}0& 1& 1& 0\\ 0& 0& 1& 1\\ 0& 1& 0& 0\\ 0& 0& 1& 0\end{array}\right]{\left[\begin{array}{c}z\\ D_1\\ D_2\\ D_3\end{array}\right]}^N+\left[\begin{array}{c}1\\ 1\\ 0\\ 0\end{array}\right]c_{N+1}$

${\left[\begin{array}{c}z\\ D_1\\ D_2\\ D_3\end{array}\right]}^{N+2}=\left[\begin{array}{cccc}0& 1& 1& 1\\ 0& 1& 1& 0\\ 0& 0& 1& 1\\ 0& 1& 0& 0\end{array}\right]{\left[\begin{array}{c}z\\ D_1\\ D_2\\ D_3\end{array}\right]}^N+\left[\begin{array}{cc}1& 1\\ 0& 1\\ 1& 0\\ 0& 0\end{array}\right]\left[\begin{array}{c}{c}_{N+1}\\ c_{N+2}\end{array}\right]$

${\left[\begin{array}{c}z\\ D_1\\ D_2\\ D_3\end{array}\right]}^{N+3}=\left[\begin{array}{cccc}0& 1& 0& 1\\ 0& 1& 1& 1\\ 0& 1& 1& 0\\ 0& 0& 1& 1\end{array}\right]{\left[\begin{array}{c}z\\ D_1\\ D_2\\ D_3\end{array}\right]}^N+\left[\begin{array}{ccc}1& 1& 1\\ 1& 0& 1\\ 0& 1& 0\\ 1& 0& 0\end{array}\right]\left[\begin{array}{c}{c}_{N+1}\\ c_{N+2}\\ c_{N+3}\end{array}\right]$

${\left[\begin{array}{c}z\\ D_1\\ D_2\\ D_3\end{array}\right]}^{N+4}=\left[\begin{array}{cccc}0& 0& 0& 1\\ 0& 1& 0& 1\\ 0& 1& 1& 1\\ 0& 1& 1& 0\end{array}\right]{\left[\begin{array}{c}z\\ D_1\\ D_2\\ D_3\end{array}\right]}^N+\left[\begin{array}{cccc}1& 1& 1& 1\\ 1& 1& 0& 1\\ 1& 0& 1& 0\\ 0& 1& 0& 0\end{array}\right]\left[\begin{array}{c}{c}_{N+1}\\ c_{N+2}\\ c_{N+3}\\ c_{N+4}\end{array}\right]$

即最终输出和移位寄存器终值为：

z_N+1＝(c_N+1+D₂+D₁)mod2

z_N+2＝(c_N+1+c_N+2+D₂+D₁+D₃)mod2

z_N+3＝(c_N+1+c_N+2+c_N+3+D₁+D₃)mod2

z_N+4＝(c_N+1+c_N+2+c_N+3+c_N+4+D₃)mod2

$D_1=(c_{N+1}+c_{N+2}+c_{N+4}+D_1^0+D_3^0)\mathrm{mod}2$

$D_2=(c_{N+1}+c_{N+3}+D_1^0+D_2^0+D_3^0)\mathrm{mod}2$

$D_3=(c_{N+2}+D_1^0+D_2^0)\mathrm{mod}2$

其中D₁ ⁰，D₂ ⁰，D₃ ⁰表示移位寄存器的初值。

类似的，我们还可以推导出一次处理8个输入比特的并行处理算法，即最终输出和移位寄存器终值为：

z_N+1＝(c_N+1+D₂+D₁)mod2

z_N+2＝(c_N+1+c₂+D₂+D₁+D₃)mod2

z_N+3＝(c_N+1+c_N+2+c_N+3+D₁+D₃)mod2

z_N+4＝(c_N+1+c_N+2+c_N+3+c_N+4+D₃)mod2

z_N+5＝(c_N+2+c_N+3+c_N+4+c_N+5+D₂)mod2

z_N+6＝(c_N+3+c_N+4+c_N+5+c_N+6+D₁)mod2

z_N+7＝(c_N+1+c_N+4+c_N+5+c_N+6+c_N+7+D₂+D₃)mod2

z_N+8＝(c_N+2+c_N+5+c_N+6+c_N+7+c_N+8+D₁+D₂)mod2

$D_1=(c_{N+1}+c_{N+4}+c_{N+5}+c_{N+6}+c_{N+8}+D_2^0+D_3^0)\mathrm{mod}2$

$D_2=(c_{N+3}+c_{N+4}+c_{N+5}+c_{N+7}+D_1^0)\mathrm{mod}2$

$D_3=(c_{N+2}+c_{N+3}+c_{N+4}+c_{N+6}+D_2^0)\mathrm{mod}2$

其中D₁ ⁰，D₂ ⁰，D₃ ⁰表示移位寄存器的初值。

此外，我们还可以推导出一次处理16个输入比特的并行处理算法，即最终输出和移位寄存器终值为：

z_N+1＝(c_N+1+D₂+D₁)mod2

z_N+2＝(c_N+1+c₂+D₂+D₁+D₃)mod2

z_N+3＝(c_N+1+c_N+2+c_N+3+D₁+D₃)mod2

z_N+4＝(c_N+1+c_N+2+c_N+3+c_N+4+D₃)mod2

z_N+5＝(c_N+2+c_N+3+c_N+4+c_N+5+D₂)mod2

z_N+6＝(c_N+3+c_N+4+c_N+5+c_N+6+D₁)mod2

z_N+7＝(c_N+1+c_N+4+c_N+5+c_N+6+c_N+7+D₂+D₃)mod2

z_N+8＝(c_N+2+c_N+5+c_N+6+c_N+7+c_N+8+D₁+D₂)mod2

z_N+9＝(c_N+1+c_N+3+c_N+6+c_N+7+c_N+8+c_N+9+D₂+D₁+D₃)mod2

z_N+10＝(c_N+1+c_N+2+c_N+4+c_N+7+c_N+8+c_N+9+c_N+10+D₁+D₃)mod2

z_N+11＝(c_N+1+c_N+2+c_N+3+c_N+5+c_N+8+c_N+9+c_N+10+c_N+11+D₃)mod2

z_N+12＝(c_N+2+c_N+3+c_N+4+c_N+6+c_N+9+c_N+10+c_N+11+c_N+12+D₂)mod2

z_N+13＝(c_N+3+c_N+4+c_N+5+c_N+7+c_N+10+c_N+11+c_N+12+c_N+13+D₁)mod2

z_N+14＝(c_N+1+c_N+4+c_N+5+c_N+6+c_N+8+c_N+11+c_N+12+c_N+13+c_N+14+D₂+D₃)mod2

z_N+15＝(c_N+2+c_N+5+c_N+6+c_N+7+c_N+9+c_N+12+c_N+13+c_N+14+c_N+15+D₁+D₂)mod2

z_N+16＝(c_N+1+c_N+3+c_N+6+c_N+7+c_N+8+c_N+10+c_N+13+c_N+14+c_N+15+c_N+16+D₁+D₂+D₃)mod2

$D_1=(c_{N+2}+c_{N+5}+c_{N+6}+c_{N+7}+c_{N+9}+c_{N+12}+c_{N+13}+c_{N+14}+c_{N+16}+D_1^0+D_2^0)\mathrm{mod}2$

$D_2=(c_{N+1}+c_{N+4}+c_{N+5}+c_{N+6}+c_{N+8}+c_{N+11}+c_{N+12}+c_{N+13}+c_{N+15}+D_2^0+D_3^0)\mathrm{mod}2$

$D_3=(c_{N+3}+c_{N+4}+c_{N+5}+c_{N+7}+c_{N+10}+c_{N+11}+c_{N+12}+c_{N+14}+D_1^0)\mathrm{mod}2$

其中D₁ ⁰，D₂ ⁰，D₃ ⁰表示移位寄存器的初值。

需要说明的是，对于LTE协议中规范的188种Turbo编码输入码块大小而言，2路、4路以及8路并行算法是适用于这所有的188种码块大小；但是对于16路、32路、64路及以上而言，只是支持部分码块大小，即，只支持能够被16、32、64等整除的输入数据的大小，故且随着并行路数的增加，支持的输入数据大小的种类也会越来越少。而对于LTE来说，并行路数大于4096路的结构是不能够对协议规范的188种输入码块大小中的任何一种进行正确编码的。

Turbo编码器4路并行算法的流程部分的处理步骤如图3所示，具体描述如下：

待编码的数据c_1，c_2，c_3，c_4，分别输入如图3的Turbo编码器中的两路并行处理RSC编码器，其中一路需要经过内交织器进行内交织之后进入并行处理RSC编码器，最终输出系统比特x_1，x_2，x_3，x_4和校验比特z_1，z_2，z_3，z_4。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种对数据进行并行长期演进LTE的Turbo编码处理的装置，其特征在于，包括：

第一并行编码器，用于对从第一路输入的输入数据的M位进行并行编码处理；

内交织器，用于对从平行于所述第一路的第二路输入的输入数据的所述M位进行内交织处理；以及

第二并行编码器，用于接收经所述内交织处理的输入数据的所述M位，并对所述M位进行并行编码处理，

其中，M＝2m，m是大于0小于13的整数，并且，所述输入数据的总位数能够被M整除，所述第一并行编码器与所述第二并行编码器中均配置有编码运算模块，所述编码运算模块按照以下公式计算所述的M位的编码输出数据z：

$D_{N+M}=P^M{D}_N+[P^{M-1}Q,P^{M-2}Q,...,\mathrm{PQ},Q]\left[\begin{array}{c}{c}_{N+1}\\ c_{N+2}\\ .\\ .\\ .\\ c_{N+M-1}\\ c_{N+M}\end{array}\right],$

其中， $D_N={\left[\begin{array}{c}z\\ D_1\\ D_2\\ D_3\end{array}\right]}^N,$ $P=\left[\begin{array}{cccc}0& 1& 1& 0\\ 0& 0& 1& 1\\ 0& 1& 0& 0\\ 0& 0& 1& 0\end{array}\right],$ $Q=\left[\begin{array}{c}1\\ 1\\ 0\\ 0\end{array}\right],$ 以及

其中，c表示所述输入数据，N是整数，表示发生编码的时刻，所述D₁、所述D₂、所述D₃均表示移位寄存器。

2.根据权利要求1所述的装置，其特征在于，所述第一并行编码器与所述第二并行编码器中均配置有三个移位寄存器D₁、D₂、D₃。

3.根据权利要求1所述的装置，其特征在于，当M＝4时，所述编码运算模块按照以下公式计算所述的M位的编码输出数据z：

z_N+1＝(c_N+1+D₂+D₁)mod2

z_N+2＝(c_N+1+c_N+2+D₂+D₁+D₃)mod2

z_N+3＝(c_N+1+c_N+2+c_N+3+D₁+D₃)mod2

z_N+4＝(c_N+1+c_N+2+c_N+3+c_N+4+D₃)mod2

$D_1=(c_{N+1}+c_{N+2}+c_{N+4}+D_1^0+D_3^0)\mathrm{mod}2$

$D_2=(c_{N+1}+c_{N+3}+D_1^0+D_2^0+D_3^0)\mathrm{mod}2$

$D_3=(c_{N+2}+D_1^0+D_2^0)\mathrm{mod}2$

其中，D₁ ⁰、D₂ ⁰、D₃ ⁰表示所述移位寄存器D₁、D₂、D₃的初始值。

4.一种对数据进行并行长期演进LTE的Turbo编码处理的方法，其特征在于，包括以下步骤：

由第一并行编码器对从第一路输入的输入数据的M位进行并行编码处理；

由内交织器对从平行于所述第一路的第二路输入的输入数据的所述M位进行内交织处理；以及

由第二并行编码器接收经所述内交织处理的数据，并对所述M位进行并行编码处理，

其中，M＝2m，m是大于0小于13的整数，并且，所述输入数据的总位数能够被M整除，所述第一并行编码器和所述第二并行编码器按照以下公式对所述M位进行编码：

$D_{N+M}=P^M{D}_N+[P^{M-1}Q,P^{M-2}Q,...,\mathrm{PQ},Q]\left[\begin{array}{c}{c}_{N+1}\\ c_{N+2}\\ .\\ .\\ .\\ c_{N+M-1}\\ c_{N+M}\end{array}\right],$

其中， $D_N={\left[\begin{array}{c}z\\ D_1\\ D_2\\ D_3\end{array}\right]}^N,$ $P=\left[\begin{array}{cccc}0& 1& 1& 0\\ 0& 0& 1& 1\\ 0& 1& 0& 0\\ 0& 0& 1& 0\end{array}\right],$ $Q=\left[\begin{array}{c}1\\ 1\\ 0\\ 0\end{array}\right],$ 以及

其中，c表示输入的所述数据，z表示输出的编码数据，N是整数，表示发生编码的时刻，所述D₁、所述D₂、所述D₃均表示移位寄存器。

5.根据权利要求4所述的方法，其特征在于，所述并行编码器中配置有三个移位寄存器D₁、D₂、D₃。

6.根据权利要求4所述的方法，其特征在于，当M＝4时，按照以下公式同时对所述的4位进行编码：

z_N+1＝(c_N+1+D₂+D₁)mod2

z_N+2＝(c_N+1+c_N+2+D₂+D₁+D₃)mod2

z_N+3＝(c_N+1+c_N+2+c_N+3+D₁+D₃)mod2

z_N+4＝(c_N+1+c_N+2+c_N+3+c_N+4+D₃)mod2

$D_1=(c_{N+1}+c_{N+2}+c_{N+4}+D_1^0+D_3^0)\mathrm{mod}2$

$D_2=(c_{N+1}+c_{N+3}+D_1^0+D_2^0+D_3^0)\mathrm{mod}2$

$D_3=(c_{N+2}+D_1^0+D_2^0)\mathrm{mod}2$

其中，D₁ ⁰、D₂ ⁰、D₃ ⁰表示所述移位寄存器D₁、D₂、D₃的初始值。

7.根据权利要求4所述的方法，其特征在于，当M＝8时，按照以下公式同时对所述的8位进行编码：

z_N+1＝(c_N+1+D₂+D₁)mod2

z_N+2＝(c_N+1+c₂+D₂+D₁+D₃)mod2

z_N+3＝(c_N+1+c_N+2+c_N+3+D₁+D₃)mod2

z_N+4＝(c_N+1+c_N+2+c_N+3+c_N+4+D₃)mod2

z_N+5＝(c_N+2+c_N+3+c_N+4+c_N+5+D₂)mod2

z_N+6＝(c_N+3+c_N+4+c_N+5+c_N+6+D₁)mod2

z_N+7＝(c_N+1+c_N+4+c_N+5+c_N+6+c_N+7+D₂+D₃)mod2

z_N+8＝(c_N+2+c_N+5+c_N+6+c_N+7+c_N+8+D₁+D₂)mod2

$D_1=(c_{N+1}+c_{N+4}+c_{N+5}+c_{N+6}+c_{N+8}+D_2^0+D_3^0)\mathrm{mod}2$

$D_2=(c_{N+3}+c_{N+4}+c_{N+5}+c_{N+7}+D_1^0)\mathrm{mod}2$

$D_3=(c_{N+2}+c_{N+3}+c_{N+4}+c_{N+6}+D_2^0)\mathrm{mod}2$

其中，D₁ ⁰、D₂ ⁰、D₃ ⁰表示所述移位寄存器D₁、D₂、D₃的初始值。

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