CN101937925A - 一种半导体器件 - Google Patents

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Abstract

一种半导体器件，包括：衬底；阱，所述阱毗邻衬底并包括N型埋层和N型掺杂区域；具有掺杂梯度的N型掺杂区域，所述具有掺杂梯度的N型掺杂区域毗邻所述衬底和所述阱的N型掺杂区域；P型掺杂区域，所述P型掺杂区域毗邻所述衬底和所述具有掺杂梯度的N掺杂区域；以及电阻，所述电阻耦接至所述阱的N型掺杂区域和所述P型掺杂区域。所述半导体器件可以将集成在其内部的器件与其他高电压区域电隔离，使这些器件只承受几十伏的电压差。

Description

一种半导体器件
技术领域
本发明涉及一种半导体器件，更具体地讲，本发明涉及一种高压浮空阱(Floating Well)。
背景技术
图1所示的电路可以表示多种类型的DC/DC功率转换集成电路。如图1所示，负载102通过从电源VIN获取能量，使负载电压稳定在一个低于VIN的数值。节点103提供反馈信号给控制器104。控制器104通过控制高端开关106和低端开关108的占空比调节负载电压。电感110和电容112耦接于开关节点114和输出负载102之间，组成低通滤波器，用以获取平滑的负载电压。实践中，开关106和108通常由功率MOSFET(金属-氧化物-半导体场效应晶体管)实现，并且每个开关均由大量的MOSFET并联而成。对于本领域技术人员来说，图1所示电路的工作原理已是众所周知，因此无须在此重述。
在一些应用中，电源VIN的峰值高达几百伏。此时，开关106和108所承受的电压也高达几百伏。因此，对于此类应用，开关106和108应当被设计为可承受几百伏电压的器件。
在一个实施例中，除电感110、电容112、负载102和其他一些电阻或电容外，大多数器件都集成于同一晶粒之上。包括控制器104在内的一些电路耦接至VIN，而所述电路一般采用仅可承受几十伏电压的低压器件。为此，需要将所述低压器件与电源VIN隔离以防止器件被击穿(breakdown)。
发明内容
本发明的目的在于提供一种半导体器件，该器件可以承受数百伏的高电压，并将集成在其内部的器件与高电压区域隔离。
本发明的目的通过下述技术方案来实现：
本发明给出了一种半导体器件，包括：衬底；N型埋层，所述N型埋层毗邻所述衬底；N型掺杂区域，所述N型掺杂区域毗邻所述N型埋层和所述衬底，所述N型掺杂区域包括：第一N型掺杂区域，所述第一N型掺杂区域毗邻所述N型埋层并具有第一掺杂浓度；第二N型掺杂区域，所述第二N型掺杂区域不毗邻所述N型埋层并具有低于所述第一掺杂浓度的第二掺杂浓度；P型掺杂区域，所述P型掺杂区域毗邻所述第二N型掺杂区域和所述衬底；以及电阻，所述电阻耦接至所述第一N型掺杂区域和所述P型掺杂区域。
本发明给出了一种半导体器件，包括：衬底；阱，所述阱毗邻所述衬底并包括与所述衬底毗邻的N型埋层和与所述N型埋层毗邻的N型掺杂区域；具有掺杂梯度的N型掺杂区域，所述具有掺杂梯度的N型掺杂区域毗邻所述衬底和所述阱的N型掺杂区域；P型掺杂区域，所述P型掺杂区域毗邻所述衬底和所述具有掺杂梯度的N掺杂区域；以及电阻，所述电阻耦接至所述阱的N型掺杂区域和所述P型掺杂区域。
本发明给出的半导体器件采用分级掺杂的结构，可以减轻穿通现象，提高击穿电压。该器件可以将集成在其内部的器件与其他高电压区域电隔离，使这些器件只承受几十伏的电压差，从而确保其安全工作。
附图说明
图1示出了一款使用现有技术的DC/DC电源转换器；
图2示出了本发明的一个垂直于Y轴的横截面；
图3示出了本发明的一个垂直于Z轴的横截面。
具体实施方式
在文献中所述的特定实施例代表本发明的示例性实施例，并且本质上仅为演示而非限制。说明书中“一个实施例”或者“实施例”的引用意味着结合该实施例所描述的特定特征，结构或者特性包括在本发明的至少一个实施例中。短语“在一个实施例中”在说明书中各个位置出现并不全部涉及相同的实施例，也不是相互排除其他实施例或者可变实施例。
根据本发明的实施例可应用于DC/DC电源转换器，但这不是对本发明使用范围的限定，本发明可用于其它电子电路系统中。在一个实施例中，一个晶粒中，与其他高电压区域电隔离的区域称为浮空阱。
图2示出本发明一个实施例的横截面。为清晰展示本发明，未按照比例绘制图2，并以矩形表示各掺杂区域。图2同时示出一个坐标系统，其中坐标系统的X轴202和Z轴204平行于横截面，Y轴206垂直于横截面。
图3示出本发明一个实施例的另一横截面。为清晰展示本发明，未按照比例绘制图3。图3同时示出了图2所示坐标系统，用以展现图2所示横截面与图3所示横截面间方向关系，图3所示的横截面垂直于Z轴204。
参考图2，N型埋层210分布于P型衬底208中。为简化图2，仅显示毗邻N型埋层210的若干区域中的四个区域，即区域212、214、216和218。区域212和216是N型掺杂区域，区域214和218是P型掺杂区域。在一个实施例中，可以有更多或者更少的区域毗邻N型埋层210，但是毗邻N型埋层210的若干区域的最外层区域应当是N型掺杂区域。
在图2和图3所示实施例中，N型掺杂区域212是环绕N型埋层210的连续圆环，但由于图2所示为一横截面，故图2中N型掺杂区域212显示为不连续区域。参考图3，图3所示虚线圆环302对应图2所示的N型埋层210的外边界302。图3所示虚线圆环304和306分别对应图2所示的结304和306，其中结304分布于N型掺杂区域212和220交界处，结306分布于N型掺杂区域220和222交界处。
参考图3，图3所示虚线圆环301和304之间的圆环区域为N型掺杂区域212。在一个实施例中，N型掺杂区域212可以是不标准的圆环形。在另外一些实施例中，N型掺杂区域212可以是其他几何形状，也可以是不规则形状。
参考图2，区域214和区域218可以是同一区域，即可以是从图3中同一个圆环切下的横截面。在此用不同的名称标记，以便与讨论。
参考图2，N型掺杂区域220毗邻并环绕N型掺杂区域212，其分布于如图3所示的虚线圆环304和306之间。N型掺杂区域220的掺杂浓度低于N型掺杂区域212的掺杂浓度，故在图2中用N-表示。N型掺杂区域222毗邻并环绕N型掺杂区域220，其分布于如图3所示虚线圆环306和308之间。N型掺杂区域222的掺杂浓度低于N型掺杂区域220的掺杂浓度，故在图2中用N--表示。P型掺杂区域224毗邻N型掺杂区域222，其分布于如图3所示的虚线圆环308和310之间。P型掺杂区域224可以是P型衬底208的一部分，在此，标记为不同的区域以便于讨论。N型掺杂区域212、220、222和224可不采用或者不完全采用圆环形，在其他实施例中，可采用其他几何形状，也可采用不规则的形状。
N型埋层210分布于图3所示虚线301区域。在一个实施例中，N型埋层210呈圆盘状，在另外一些实施例可以使用其他形状。为简化，图3没有示出区域214、216和218(如上所述，区域214和218可以是同一区域)。
参考图2，标记为226的区域是一层绝缘材料，例如二氧化硅(以下称氧化层226)。为清晰展示本发明，图2所示的实施例中没有展示分布在区域212、214、216、218和N型埋层210上方的绝缘材料。实际应用中，这些区域的上方可以沉积绝缘层。
螺旋状电阻228，也称螺旋状场板228，分布于氧化层226内。图2用带斜线的矩形表示螺旋状电阻228，图3用螺旋状实线228表示螺旋状电阻228。为简化图纸，图3减少了图2所示的螺旋状电阻228的环绕数圈，仅环绕2圈。此外，为简便，图3使用相同宽度(在XY平面)的实线表示螺旋状电阻228，而图2使用的带斜线的矩形有尺寸差别；在图2和图3中各区域的尺寸不完全匹配。图3所示的横截面为螺旋状电阻228所在的XY平面，图3中其他器件结构低于或高于(沿Z轴方向)横截面，故用虚线表示。
螺旋状电阻器228的内端耦接至N型掺杂区域212。例如，图2和图3所示的实施例，螺旋状电阻228的内端，通过高掺杂N区域234、连接通孔240(英文名称为via，可分为耦接至高掺杂N区域234的第一连接通孔和耦接至互连结构230的第二连接通孔)和互连结构230(图2中带交叉线的矩形，图3中用虚线表示的矩形)，耦接至N型掺杂区域212。高掺杂N区域234、互连结构230和连接通孔240形成的欧姆接触(Ohmic Contact)，为螺旋状电阻器228和N型掺杂区域212提供良好的电连接。从图3可见，螺旋状电阻器228呈环绕N型掺杂区域212的图案。当部分螺旋状电阻器228位于N型掺杂区域212的投影内时，也即部分螺旋状电阻器228环绕N型掺杂区域212。
螺旋状电阻器228的外端耦接至P型掺杂区域224。例如，图2和图3所示的实施例，螺旋状电阻228外端，通过高掺杂P区238、连接通孔236(英文名称为via，可分为耦接至高掺杂P区238的第三连接通孔和耦接至互连结构232的第四连接通孔)和互连结构232(图2中带交叉线的矩形，图3中用虚线表示的矩形)，耦接至P掺杂区域224。高掺杂N区域238、互连结构232和连接通孔形成欧姆接触(Ohmic Contact)，为螺旋状电阻器228和N型掺杂区域222提供一个良好的电连接。
螺旋状电阻228可以不呈现标准的螺旋状，在一些实施例中螺旋状电阻228可完全不呈现螺旋状，而是从N型掺杂区域212蜿蜒至N型掺杂区域222。在一些实施例中螺旋状电阻228包括直线状电阻，或呈带拐角的多边形。因此，在一般情况下，描述性术语“螺旋状电阻器”，并非限制耦接外侧P型掺杂区域(如224)和内侧N型掺杂区域(如212)的电阻必然是螺旋状。
在一些实施例中，螺旋状电阻228可由多晶硅制成。可使用众所周知的技术制造螺旋状电阻228，以达到所需的电阻值。例如，对于一些实施例，可使用方块电阻(方块电阻是指长、宽相等的半导体材料的电阻，理想情况下它等于该材料的电阻率除以厚度。半导体材料的电阻等于方块电阻乘以方块数量，其中方块数量是半导体材料的长度与宽度的比值。一般而言，半导体材料的电阻率和厚度是固定的，可以通过灵活设置半导体材料的长度与宽度设定其电阻值)约为1～5KΩ/□(其中字符“□”表示单位方块电阻)的多晶硅薄膜电阻制作螺旋状电阻228。在一个实施例中螺旋状电阻228电阻值约60MΩ。对于一些实施例，螺旋状电阻228的典型弯曲的曲率半径(Radii of Curvature)约为100～200微米。这些数值都是示例性的，其他实施例中可使用其他数值。
N型掺杂区域212，220和222的掺杂浓度是具有梯度。为简单起见，只显示3个掺杂梯度，对其他实施例，可使用多个梯度或者连续变化的梯度。在一个实施例中，N型掺杂区域212掺杂浓度在1015cm-2到1016cm-2之间，N型掺杂区域220的掺杂浓度在N型掺杂区域212的十分之一左右，而N型掺杂区域222是220的十分之一左右。在此，各个掺杂浓度仅是示例性的，其他实施例可以使用其他掺杂浓度。
实际应用中，互连结构230可能处于第一电压，互连结构232可能处于不同于第一电压的第二电压。因此，区域212和N型埋层210处于第一电压，P掺杂区域224处于第二电压。对于一些消费电子产品的应用，第一电压和第二电压相差可能很大，比如几百伏。对于一个实施例，互连结构230的电压是电源电压VIN，而互连结构232的电压地电压。
上述电压差等于螺旋状电阻228两端电压差，这会在电阻上产生静态电流。如果是螺旋状电阻228阻值足够大，所产生的电流可能被限制在一个较低的数值，以减少电流浪费和降低热量。螺旋电阻228设定N型掺杂区域212、220和222的表面电压，以减小会引起击穿的高电场。N型掺杂区域212、220、222的分级掺杂优化了P衬底208和N掺地区212、220、222等之间耗尽区，减少P掺杂区域224内耗尽区，从而减轻穿通(Punch-through)。相应地，螺旋电阻228和具有掺杂梯度的N掺杂区域(在XY平面的)的梯度掺杂将N型掺杂区域212、214、216、218和N埋层224从P掺杂区域224中电隔离出来。这能够保护集成于区域212、214、216、218内的器件，虽然这些器件上的电压可能是高达几百伏的电源电压VIN，但是这些器件承受的电压差只有几十伏。
在一个实施例中，一个浮空阱包括含N型埋层210在内的结304以内区域。一般来说，浮空阱(比如212、214、216和218)可以浮空于一个非常高的电压。该电压高可高至700V(以地面或者P型衬底为参考)，低可低至一个较低的正电压、地电压或者低于地电压一个PN结导通压降的负电压。浮空阱内的器件和电路可以运行在一个对地很高，对浮空阱只有几十伏的电压下。
根据应用的不同，衬底电压可以取不同数值。在一个实施例中，浮空阱的电压可以是零，相应地P衬底的电压可以是0～-700伏。在另外一个实施例中，浮空阱的电压可能是350V，P衬底的电压是-350V。在一些实施例中，P衬底208的体积电阻率(Volume Resistivity)大约为80Ω-cm，在其他实施例中可以取更大的体积电阻率，大的体积电阻率意味着更低的掺杂浓度。纵向上，P衬底208和N型埋层210之间可以获得超过700V的击穿电压。横向上，螺旋状电阻228和N型掺杂区域212、220和222提供了一个很高的击穿电压。
浮空阱内器件被从衬底隔离出来。浮空阱内的P阱区域(或称P隔离区域)，例如区域214和218，通过N掺杂区域216相互隔离。在一个实施例中，相对于P衬底208的电压，P阱区域内器件最高可以工作于击穿电压和低于击穿电压20～60V的电压之间(取决于器件布图和所用工艺)。由于这些器件与衬底208隔离，P阱区域内的器件承受的电压差只有20～60V。在一个实施例中，可以在P阱区域集成：nMOSFET；用P阱区域作为基区和用N型埋层210作发射区的NPN晶体管；用P阱区域作为扩展漏区(Drain Extension)的20～60V的pMOSFET。图2示出一个具体的实施例nMOSFET，312和314是N掺杂源区和漏区，316是栅极(栅极316下是氧化层)。这些只是几个实施例，一般说来，使用普通P阱工艺的器件都可以集成于浮空阱的P阱中。
浮空阱内的N掺杂区域(N阱区域)，比如区域212和216，通过N埋层210相互耦接，因此处于同一电压。N阱区域内器件工作电压和P阱区域内器件工作电压相同，即N阱区域内器件最高可以工作于击穿电压和低于击穿电压20～60V的电压之间(取决于器件布图和所用工艺)。在一个实施例中，可以在N阱区域集成：pMOSFET；横向PNP或者其他器件。一般说来，使用普通N阱工艺的器件都可以集成在浮空阱的N阱区域内。图2示出一个具体的实施例pMOSFET，318和320是P掺杂源区和漏区，322是栅极(栅极322下是氧化层)。
上述发明内容及具体实施方式意在证明本发明所提供技术方案的实际应用，不应解释为对本发明保护范围的限定。本领域技术人员在本发明的精神和原理内，当可作各种修改、等同替换、或改进。本发明的保护范围以所附权利要求书为准。

Claims (23)

1.一种半导体器件，包括：
衬底；
N型埋层，所述N型埋层毗邻所述衬底；
N型掺杂区域，所述N型掺杂区域毗邻所述N型埋层和所述衬底，所述N型掺杂区域包括：第一N型掺杂区域，所述第一N型掺杂区域毗邻所述N型埋层并具有第一掺杂浓度；第二N型掺杂区域，所述第二N型掺杂区域不毗邻所述N型埋层并具有低于所述第一掺杂浓度的第二掺杂浓度；
P型掺杂区域，所述P型掺杂区域毗邻所述第二N型掺杂区域和所述衬底；以及
电阻，所述电阻耦接至所述第一N型掺杂区域和所述P型掺杂区域。
2.如权利要求1所述半导体器件，其特征在于，所述P型掺杂区域是所述衬底的一部分。
3.如权利要求1所述半导体器件，其特征在于，还包括：
绝缘层，所述绝缘层分布于所述N型掺杂区域和所述P型掺杂区域顶部，所述电阻分布于所述绝缘层内部；
第一欧姆接触，所述第一欧姆接触用于耦接所述电阻至所述第一N型掺杂区域；以及
第二欧姆接触，所述第二欧姆接触用于耦接所述电阻至所述P型掺杂区域。
4.如权利要求3所述半导体器件，其特征在于，
所述第一欧姆接触包括：第一高掺杂N区，所述第一高掺杂N区分布于第一N型掺杂区域；第一连接通孔，所述第一连接通孔分布于所述绝缘层并耦接至所述第一高掺杂N区；第一互连结构，所述第一互连结构耦接至所述第一连接通孔；以及第二连接通孔，所述第二连接通孔分布于所述绝缘层并耦接至所述电阻和所述第一互连结构；以及
所述第二欧姆接触包括：第一高掺杂P区，所述第一高掺杂P区分布于P型掺杂区域；第三连接通孔，所述第三连接通孔分布于所述绝缘层内并耦接至所述第一高掺杂P区；第二互连结构，所述第二互连结构耦接至所示第三连接通孔；以及第四连接通孔，所述第四连接通孔分布于所述绝缘层并耦接至所述电阻和所述第二互连结构。
5.如权利要求1所述半导体器件，其特征在于，所述N型掺杂区域包括第三N型掺杂区域，所述第三N型掺杂区域毗邻所述第一N型掺杂区域和所述衬底，所述第三N型掺杂区域具有第三掺杂浓度，所述第三掺杂浓度低于第一掺杂浓度并高于第二掺杂浓度。
6.如权利要求1所述半导体器件，其特征在于，部分所述电阻环绕所述第一N型掺杂区域。
7.如权利要求6所述半导体器件，其特征在于，所述电阻环绕所述第一N型掺杂区域。
8.如权利要求6所述半导体器件，其特征在于，所述电阻呈螺旋状。
9.如权利要求1所述半导体器件，其特征在于，所述第二N型掺杂区域环绕第一N型掺杂区域，所述P型掺杂区域环绕所述第二N型掺杂区域。
10.如权利要求9所述半导体器件，其特征在于，还包括P型隔离区域，所述P型隔离区域毗邻所述第一N型掺杂区域和所述N型埋层，所述第一N型掺杂区域环绕所述P型隔离区域。
11.如权利要求10所述半导体器件，其特征在于，还包括有源器件，所述有缘器件分布于所述P型隔离区域。
12.一种半导体器件，包括：
衬底；
阱，所述阱毗邻所述衬底并包括与所述衬底毗邻的N型埋层和与所述N型埋层毗邻的N型掺杂区域；
具有掺杂梯度的N型掺杂区域，所述具有掺杂梯度的N型掺杂区域毗邻所述衬底和所述阱的N型掺杂区域；
P型掺杂区域，所述P型掺杂区域毗邻所述衬底和所述具有掺杂梯度的N掺杂区域；以及
电阻，所述电阻耦接至所述阱的N型掺杂区域和所述P型掺杂区域。
13.如权利要求12所述半导体器件，其特征在于，所述具有掺杂梯度的N型掺杂区域环绕所述阱。
14.如权利要求13所述半导体器件，其特征在于，部分所述电阻环绕所述阱。
15.如权利要求14所述半导体器件，其特征在于，所述电阻环绕所述阱。
16.如权利要求12所述半导体器件，其特征在于，所述具有掺杂梯度的N型掺杂区域的掺杂浓度是阶梯式变化。
17.如权利要求12所述半导体器件，其特征在于，所述阱的N型掺杂区域具有初始掺杂浓度，所述具有掺杂梯度的N型掺杂区域包括：
第一N型掺杂区域，所述第一N型掺杂区域毗邻所述阱的N型掺杂区域并具有低于所述初始掺杂浓度的第一掺杂浓度；以及
第二N型掺杂区域，所述第二N型掺杂区域毗邻所述P型掺杂区域并具有低于所述第一掺杂浓度的第二掺杂浓度。
18.如权利要求12所述半导体器件，其特征在于，还包括：
绝缘层，所述电阻分布于所述绝缘层内部；
第一欧姆接触，所述第一欧姆接触用于耦接所述电阻至所述阱的N型掺杂区域；以及
第二欧姆接触，所述第二欧姆接触用于耦接所述电阻至所述P型掺杂区域。
19.如权利要求18所述半导体器件，其特征在于，
所述第一欧姆接触包括：第一高掺杂N区，所述第一高掺杂N区分布于所述阱的N型掺杂区域；第一连接通孔，所述第一连接通孔分布于所述绝缘层并耦接至所述第一高掺杂N区；第一互连结构，所述第一互连结构耦接至所示第一连接通孔；以及第二连接通孔，所述第二连接通孔分布于所述绝缘层并耦接至所述电阻和所述第一互连结构；以及
所述第二欧姆接触包括：第一高掺杂P区，所述第一高掺杂P区分布于P型掺杂区域；第三连接通孔，所述第三连接通孔分布于所述绝缘层内并耦接至所述高掺杂P区；第二互连结构，所述第二互连结构耦接至所示第三连接通孔；以及第四连接通孔，所述第四连接通孔分布于所述绝缘层并耦接至所述电阻和所述第二互连结构。
20.如权利要求12所述半导体器件，其特征在于，还包括晶体管，所述晶体管分布于所述阱的N型掺杂区域。
21.如权利要求12所述半导体器件，其特征在于，所述阱还包括P型隔离区域和晶体管，所述P型隔离区域毗邻所述阱的N型埋层，所述晶体管分布于所述P型隔离区域。
22.如权利要求12所述半导体器件，其特征在于，所述电阻呈螺旋状。
23.如权利要求12所述半导体器件，其特征在于，所述阱还包括P型隔离区域和有缘器件，所述P型隔离区域毗邻所述阱的N型埋层并被所述阱的N型掺杂区域围绕，所述有缘器件分布于所述P型隔离区域。
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