CN101923596A

CN101923596A - 一种估算集成电路辐照效应的方法

Info

Publication number: CN101923596A
Application number: CN 201010275725
Authority: CN
Inventors: 薛守斌; 王思浩; 谭斐; 安霞; 黄如; 张兴
Original assignee: Peking University
Current assignee: Peking University
Priority date: 2010-09-08
Filing date: 2010-09-08
Publication date: 2010-12-22

Abstract

本发明涉及一种集成电路辐照效应的估算方法，属于集成电路领域。该估算方法主要包括以下步骤：A.将受到辐照后的集成电路中的NMOS器件在源、漏之间形成的导电通路作为一个寄生晶体管；B.利用陷阱电荷数与辐照剂量的关系式：Q_trap∝δT² _STID，其中Q_trap是STI中俘获的电荷，T_STI寄生晶体管有效的栅氧厚度，D是辐照剂量，δ为拟合系数，得到寄生晶体管的漏电流，从而估算出整个集成电路的辐照效应。本发明可通过电路仿真，预测辐照损伤对集成电路的影响，同时也可以预测电路的敏感节点，进而为电路的抗辐照加固技术给予指导，并且可以降低实验成本。

Description

一种估算集成电路辐照效应的方法

技术领域

本发明涉及一种集成电路辐照效应的估算方法，属于集成电路领域。

背景技术

以大规模和超大规模集成电路技术为基础、以计算机为核心的信息技术带来了新的世纪性产业革命。超深亚微米器件以其高速、低功耗、大规模集成、低价格和高成品率被广泛地应用在各个领域。目前我国航天技术发展迅速，航天器上已经大量使用大规模集成电路。然而，空间辐射环境中的带电粒子产生的辐照效应会导致大规模集成电路功能异常，严重影响航天器的可靠性及在轨寿命。航天事业的发展和宇宙探索的进步对于先进集成电路在空间自然辐射环境下抗辐照技术的研究需求十分迫切。

近年来，大规模集成电路的总剂量辐射效应一直是国内外辐射效应研究领域的热点。半导体器件是组成集成电路的基本元件，x射线、质子、中子、重粒子等辐照源在器件中引起的效应直接影响着电路的可靠性。在受辐照后，在氧化层中产生电荷、界面处产生界面态等，引起器件阈值漂移、跨导下降、亚阈摆幅增加、泄漏电流增加等等，高能粒子也会引起永久损伤如栅击穿等等。比如，如果许多nMOS晶体管的关态电流增大，就会导致器件的功耗电流增大。几十年来，CMOS集成电路一直遵循摩尔定律不断发展。通过缩小器件尺寸，不断提高集成度。随着器件特征尺寸缩小，器件性能也在不断变化发展。但是，器件特征尺寸的减小也带来了各种小尺寸效应和可靠性问题。对于从事器件抗辐照加固领域的研究人员来说，迫切需要了解辐照对深亚微米器件本身带来的新的效应，对在空间环境、核爆炸辐射环境下工作的深亚微米集成电路的辐照响应会产生怎样新的影响，及其与新型电路工艺相关的其它复杂的失效模式。随辐射电离总剂量的继续增加，阈值电压漂移越来越大，原本应该截止的晶体管导通(或相反)时，器件会出现逻辑功能错误，引起数据错误或运算错误。以往的总剂量效应研究都是针对中小规模集成电路，特别是门电路，大规模集成电路的总剂量效应如何测试，抗总剂量水平如何评价，这些都是需要解决的问题。目前抗辐射集成电路的研制通常是“设计——制造——试验”的反复过程，代价非常昂贵，而且一次反复的设计周期很长。随着集成电路规模愈来愈大，功能和制造技术愈来愈复杂，所花费的成本会越来越高。随着电路集成度地提高，隔离区采用新型技术---沟槽隔离，栅氧本征加固，原来用于预测集成电路辐照效应的方法已经不准确，不能满足当前辐照技术的应用。这些问题迫切需要从事辐照领域的研究人员寻找一种简单有效而又准确的估算集成电路的辐照效应的方法。

发明内容

本发明借助于计算机开展辐照损伤仿真模拟，建立一种能够估算大规模电路辐射效应的方法。为抗辐射加固电路设计、制造、评估的奠定基础，进一步提高集成电路的抗辐照性能。

对超深亚微米NMOS器件，辐照在场氧化层中引入大量陷阱电荷，当氧化层陷阱电荷感生出的电子累计到一定量后会导致沟槽隔离STI区附近的半导体表面反型，在源漏之间形成导电通路。可以将辐照产生的导电通路看作是一个寄生晶体管，寄生晶体管的源漏与主管相同。辐照引起的场氧化层泄漏电流主要是寄生晶体管的漏电流。由于辐照在STI区中引入了陷阱电荷，当总剂量足够大时，辐照后器件的关态泄漏电流可以和开态电流相比拟，辐照引起的泄漏电流起主要作用，开关比下降，最终导致晶体管失效，进而致使集成电路功能紊乱。

辐照产生的氧化层陷阱电荷数随着辐照剂量的增加而增加，陷阱电荷数与总剂量的关系可以由下式表示：

Q_trap∝δT² _STID，其中Q_trap是STI中俘获的电荷，T_STI寄生晶体管有效的栅氧厚度，D是辐照的剂量，δ为拟合系数。

辐照后寄生晶体管的阈值电压公式可以表示为：V_th＝V_th0-Q_trap/C_ox，其中V_th0为寄生晶体管未受辐照时的阈值电压，C_ox是栅氧化层电容。

对于NMOS器件，寄生晶体管工作在亚阈区，漏电流可以表示为：

当Vg＜Vth时：

其中

μeff是有效载流子迁移率，φt是热电势，A，B为拟合系数。

当Vg＞Vth，(Vg-VDS)＞Vth时：

I_{off} = I_{dlin} (V_{th}) = \frac{μ_{eff}}{1 + A \frac{L}{W} e^{- B \cdot D}} C_{OX} \frac{W}{L} (V_{g} - V_{th} - \frac{V_{DS}}{2}) V_{DS}

当(Vg-VDS)＜Vth时：

I_{off} = I_{dsat} (V_{th}) = \frac{1}{2} \frac{μ_{eff}}{1 + A \frac{L}{W} e^{- B \cdot D}} C_{OX} \frac{W}{L} {(V_{g} - V_{th})}^{2}

辐照对PMOS器件的转移特性和输出特性都没有影响。

本发明可通过电路仿真，预测辐照损伤对集成电路的影响，同时也可以预测电路的敏感节点，进而为电路的抗辐照加固技术给予指导，并且可以降低实验成本，直观的看到辐照后电路的性能的变化，比如功耗增加、逻辑错误等。

附图说明

图1：CMOS传输门电路示意图；

图2：辐照前后传输门的输出特性比较(dose＝6×10⁵rad(Si))；

图3：环形振荡器电路示意图；

图4：环形振荡器的输入波形与辐照前后的输出波形图的比较；其中图4(a)为输入波形图；图4(b)辐照前后的输出波形图比较；

图5：总剂量效应对环振电路的静态功耗的影响，其中图5(a)给出了环型振荡器电路辐照前后静态功耗的比较；图5(a)给出电路的功耗变化率；

图6：开关电路示意图，vclk1、vclk2分别为两个时钟脉冲；

图7：开关电路的时钟脉冲与辐照前后的保持特性比较。其中，图7(a)vclk1的脉冲波形；图7(b)vclk2的脉冲波形；图7(c)辐照前后开关的保持特性(dose＝6×10⁵rad(Si))。

具体实施方式

下面通过具体的实施例对本发明作进一步的阐述。

采用Verilog-A语言编程来实现寄生晶体管的描述，并将其嵌入到商用模型BSIM3V3模型中，用Hspice进行仿真计算，模型中器件的各项参数是根据SMIC 0.18微米工艺参数确定的。通过电路仿真，可以预测辐照损伤对集成电路的影响，同时也可以预测电路的敏感节点，进而为电路的抗辐照加固技术给予指导，并且可以降低实验成本，直观的看到辐照后电路的性能的变化，比如功耗增加、逻辑错误等。

具体实施例：

电源电压Vdd为1.8V。

1.CMOS传输门电路

CMOS传输门电路的示意图如图1所示，当C端接低电压-1.8V时TN与TP同时关闭，Vin取0V到+1.8V范围内的任意值时，TN和TP均不导通，此时，开关是断开的，不能传送任何信号。当C端接高电压+1.8V时，TN与TP同时导通，开关打开。

经过辐照以后，NMOS的关态泄漏电流增加导致器件无法完全关断。图2给出了辐照前后传输门的输出特性比较，从图中可以看到，开关处于关断状态时，辐照前，无论输入信号时什么，输出信号都为0，即不能传送信号；辐照后的输出信号几乎和输入信号一致，开关已经不能实现关断功能。说明辐照会导致CMOS传输门的开关功能失效。

2.环形振荡器电路辐照特性的研究

环形振荡器是电路中经常使用的基本电路模块，它是利用门电路的固有传输延迟时间将奇数个CMOS反相器首尾相接而成的，如图3所示。在静态下任何一个CMOS反相器的输入和输出都不可能稳定在高电平或低电平，只能处于高、低电平之间。图4给出了辐照前的输入波形图和辐照前后的输出波形图。从图4(b)中可以看出辐照后环振电路输出高电平比辐照前的电位低，但变化微小，不足以对电路造成逻辑上的错误，只会对电路的静态功耗带来影响。因为辐照对器件的影响主要是关态泄漏电流的增加，对器件的开态电流影响不大。

图5(a)给出了环型振荡器电路辐照前后静态功耗的比较，发现静态功耗随辐照剂量的增加而增大，还进一步给出了电路的功耗变化率，从图5(b)可以看出辐照剂量为6×10⁵rad(Si)时电路的功耗增加了大约20％。

3.时序逻辑电路的辐照特性研究

时序逻辑电路的功能特点是任意时刻的输出不仅取决于该时刻的输入，还与信号作用前电路原来的状态有关。选择应用广泛的开关电路作为研究对象，图6给出了开关电路的示意图。vclk1、vclk2分别为两个时钟脉冲，它们的输入波形及辐照前后P点的电位变化如图7所示。

从图7(a)和(b)可以看出，1-12ns时，vclk1是高电平脉冲，vclk2为低电平脉冲，此时NMOS1导通，NMOS2关闭，使电容CL充分放电；在50ns-60ns时，vclk1是低电平脉冲，vclk2为高电平脉冲，NMOS2导通，NMOS1关闭，此时给电容CL充电，在60ns以后vclk2变成低电平，NMOS1与NMOS2都处于关闭状态。辐照前，P点的电压将保持不变；辐照后，NMOS器件的关态泄漏电流增大，使电容放电不完全。如图7(c)AB段所示，在0-50ns时电容被泄漏电流充电，并保持在0.8伏左右，大于Vdd/2，产生逻辑错误，在BC段NMOS导通，对电容进行完全充电，P点电位达到高电平，在CD段两个MOS管同时关闭，电容处于保持状态，从图中可以看出，辐照后电容的保持特性下降。

Claims

1.一种集成电路辐照效应的估算方法，其特征在于，包括以下步骤：

a)将受到辐照后的集成电路中的NMOS器件在源、漏之间形成的导电通路作为一个寄生晶体管；

b)利用陷阱电荷数与总剂量的关系式：Q_trap∝δT² _STID，其中Q_trap是STI中俘获的电荷，T_STI寄生晶体管有效的栅氧厚度，D是辐照的剂量，δ为拟合系数，得到寄生晶体管的漏电流，从而估算出整个集成电路的辐照效应。

2.如权利要求1所述的方法，其特征在于，采用Verilog-A语言编程来实现上述寄生晶体管的漏电流计算。

3.如权利要求2所述的方法，其特征在于，采用商用模型BSIM3V3模型，用Hspice进行仿真计算。