CN101866324A - 半导体装置和利用了该半导体装置的行车记录仪 - Google Patents

Abstract

本发明涉及半导体装置和利用了该半导体装置的行车记录仪，半导体装置具有：端子，用于在所述半导体装置外部连接多个总线；总线接口电路，用于在所述半导体装置内部将所述多个总线作为同一总线来处理；和控制器，与所述总线接口电路连接。

Description

半导体装置和利用了该半导体装置的行车记录仪

技术领域

本发明涉及通过总线与多个外部设备连接的半导体装置。

背景技术

近年来，电路的小型化和低功耗化等在推进，通过总线与多个外部设备连接的半导体装置(控制器IC)的接口电压有变低的倾向。受这样的尖端动向的影响，面向大量生产的机器市场，与半导体装置一起作为系统使用的多个外部设备同样也在低电压化。

此外，作为与上述相关联的现有技术的一例(一总线连接多个设备的构造)，可以举出特开2004-326153号公报。

发明内容

另一方面，对于少量生产的机器，通过对半导体装置(控制器IC)组合各种外部设备而构造系统，各个外部设备的接口电压的推荐范围(工作保证范围)涉及许多方面。

由此，如果想通过单一的总线将上述多个外部设备与半导体装置连接，会有对总线设定的接口电压的可设定范围变窄，该设定变得困难的情况。

图299是表示通过总线与多个外部设备连接的半导体装置的一现有例的模块图，图300是表示图299的半导体装置中的接口电压的设定范围的图。如图300所示，在外部设备A、B、C各个接口电压的推荐范围(工作保证范围)不同的情况下，由于必须在这些全部重复的电压范围内设定总线的接口电压，所以总线上设定的接口电压的可设定范围变窄，其设定变得非常困难。另外，为使多个外部设备稳定工作，也需要对半导体装置(控制器IC)的电源外围电路或印刷基板(PCB(Printed Circuit Board))的设计下功夫，使得成本上升。

图301是表示通过总线与多个外部设备连接的半导体装置的另一现有例的模块图，图302是表示图301的半导体装置中的接口电压的设定范围的图。如图301和图302所示，若使用变压接口IC(电平移位器IC)，使外部设备C的接口电压的推荐范围(工作保证范围)电平移动，则可以放大总线上设定的接口电压的可设定范围。然而，这样的构造由于另外需要上述变压接口IC(电平移位器IC)，所以会导致提高成本、机器规模增大等问题。

由此，本发明鉴于申请人发现的上述问题点，目的在于提供可容易连接接口电压不同的多个外部设备的半导体装置、以及利用了该半导体装置的行车记录仪(drive recorder)。

为达到上述目的，本发明所涉及的半导体装置构造为具有：端子，用于在所述半导体装置外部连接多条总线；总线接口电路，用于将所述多条总线在所述半导体装置内部作为同一总线处理；和控制器，连接所述总线接口电路。

根据本发明所涉及的半导体装置，可以容易地连接接口电压不同的多个外部设备。

此外，对于本发明的其它特征、要素、步骤、优点和特性，通过接下来的优选方式的详细说明和与之相关的附图，会变得更加清楚。

附图说明

图1是本LSI的电源系说明表。

图2是本LSI的端子功能说明表(管脚(pin)1～管脚48)。

图3是本LSI的端子功能说明表(管脚49～管脚96)。

图4是本LSI的端子功能说明表(管脚97～管脚144)。

图5是本LSI的输入输出端子的等效电路构造图(构造A～构造F)。

图6是本LSI的输入输出端子的等效电路构造图(构造G～构造I)。

图7是本LSI的端子配置图。

图8是本LSI的外形尺寸图。

图9是本LSI的电气特性表。

图10是本LSI的模块图。

图11是表示自动读取时的向串行介质的存放顺序的图。

图12是CPU的存储器映射。

图13是本LSI的存储控制器与外部总线接口的构造图。

图14是存储控制器寄存器映射。

图15是寄存器SCSLRn_LOW#m的详表。

图16是寄存器SMSKRn_LOW#m的详表。

图17是寄存器CSALIASn_LOW#m的详表。

图18是寄存器SMCTLR的详表。

图19是寄存器SMTMGR_SETn#m的详表。

图20是表示外部存储器总线I/F的读取时序的时序图。

图21是表示外部存储器总线I/F的页读取时序的时序图。

图22是表示外部存储器总线I/F的写入时序的时序图。

图23是表示外部存储器总线I/F的各访问间隔的时序图。

图24是本LSI的中断系统图。

图25是本LSI的中断信号映射。

图26是中断模块的寄存器映射。

图27是看门狗定时器模块的寄存器映射。

图28是WDT_TORR:TOP设定和计数初始值的关系表。

图29是表示重启控制时序的时序图。

图30是表示中断解除时序的时序图。

图31是表示看门狗定时器的超时复位时序(RMOD＝“1”)的时序图。

图32是定时器、定时器计数器的构造图。

图33是定时器模块的寄存器映射。

图34是UART模块的构造图。

图35是UART模块的寄存器映射。

图36是表示串行数据的传送格式的图。

图37是自动RTS的时序图表。

图38是自动CTS的时序图表。

图39是接收缓冲寄存器RBR的详表。

图40是发送保持寄存器THR的详表。

图41是除数(Divisor)锁存器(低位)DLL的详表。

图42是除数锁存器(高位)DLH的详表。

图43是中断使能寄存器IER的详表。

图44是中断识别寄存器IIR的详表。

图45是FIFO控制寄存器FCR的详表。

图46是行控制寄存器LCR的详表。

图47是调制解调器控制寄存器MCR的详表。

图48是行状态寄存器LSR的详表。

图49是调制解调器状态寄存器MSR详表。

图50是暂存(scratchpad)寄存器SCR的详表。

图51是FIFO访问寄存器FAR的详表。

图52是发送FIFO读寄存器TFR的详表。

图53是接收FIFO写寄存器RFW的详表。

图54是UART状态寄存器USR的详表。

图55是发送FIFO电平寄存器TFL的详表。

图56是接收FIFO电平寄存器RFL的详表。

图57是发送停止寄存器HTX的详表。

图58是GPIO功能表。

图59是GPIO功能部的模块图。

图60是GPIO输出数据寄存器gpio_swporta_dr的详表。

图61是GPIO数据方向寄存器gpio_swporta_ddr的详表。

图62是GPIO输入数据寄存器gpio_ext_porta的详表。

图63是GPIO中断使能寄存器gpio_inten的详表。

图64是GPIO端口A中断屏蔽寄存器gpio_intmask的详表。

图65是端口A中断电平寄存器gpio_inttype_level的详表。

图66是GPIO中断极性寄存器gpio_int_polarity的详表。

图67是GPIO端口A中断状态gpio_intstatus的详表。

图68是GPIO原始中断状态gpio_rawintstatus的详表。

图69是GPIO中断清除寄存器gpio_porta_eoi的详表。

图70是表示手动(Manual)模式的时序例的PWM输出图。

图71是表示自动(Auto)模式的时序例的PWM输出图。

图72是PWM输出波形图。

图73是PWM周期范围表。

图74是GPIO端子名与PWM通道号码的对应表。

图75是PWM功能使能寄存器PWM_EN的详表。

图76是PWM模式设定寄存器PWM_MOD的详表。

图77是PWM控制寄存器PWM_CNT的详表。

图78是PWM基准时钟分频设定寄存器PWM_BSCKDV^*的详表。

图79是PWM输出LOW区间宽度设定寄存器PWM_LCNT^*的详表。

图80是PWM输出HIGH区间宽度设定寄存器PWM_HCNT^*的详表。

图81是PWM输出脉冲数设定寄存器PWM_PULSE_NUM^*的详表。

图82是ADC的模块图。

图83是ADC的工作模式设定寄存器ADC_MOD的详表。

图84是ADC抽样触发使能寄存器ADC_TRIGEN的详表。

图85是ADC抽样触发通道0寄存器ADC_SOFTTRIG0的详表。

图86是ADC抽样触发通道1寄存器ADC_SOFTTRIG1的详表。

图87是ADC抽样触发通道2寄存器ADC_SOFTTRIG2的详表。

图88是ADC抽样触发通道3寄存器ADC_SOFTTRIG3的详表。

图89是ADC通道0抽样数据寄存器ADC_DATA0的详表。

图90是ADC通道1抽样数据寄存器ADC_DATA1的详表。

图91是ADC通道2抽样数据寄存器ADC_DATA2的详表。

图92是ADC通道3抽样数据寄存器ADC_DATA3的详表。

图93是ADC变换完成中断屏蔽寄存器ADC_INTMASK的详表。

图94是ADC变换完成中断发生(屏蔽前)寄存器ADC_INTRSTATUS的详表。

图95是ADC变换完成中断发生寄存器ADC_INTSTATUS的详表。

图96是ADC变换完成中断清除寄存器ADC_INTCLR的详表。

图97是时钟发生器的模块图。

图98是PLL构造图。

图99是VCO输出分频设定表。

图100是包括时钟发生器控制的系统系寄存器映射。

图101是表示最高频率设定时的SYS_CLK、SSL_CLK、SSI_DOUT/DIN的关系的时序图。

图102是SSI中断表。

图103是用于说明SSI传输模式的表。

图104是SSI模块的寄存器映射(1)。

图105是SSI模块的寄存器映射(2)。

图106是SSI模块的寄存器映射(3)。

图107是表示SPI串行传输格式(CTRLRO：SCPOL＝0，SCPH＝0，FRP＝00b)的时序图。

图108是表示SPI串行传输格式(CTRLRO：SCPOL＝1，SCPH＝1，FRP＝00b)的时序图。

图109是表示SSP串行传输格式(FRP＝01b)的时序图。

图110是表示Microwire设定的数据接收格式(FRP＝10b)的时序图。

图111是表示Microwire设定的数据接收格式的时序图。

图112是图像处理模块工作模式表。

图113是用于说明本LSI的寄存器访问控制的表。

图114是使用索引寄存器的寄存器访问的说明图。

图115是索引寄存器IDX的详表。

图116是时钟控制寄存器CLKCNT的详表。

图117是表示本LSI的1/n分频波形的图。

图118是时钟分频寄存器1CLKDIV1的详表。

图119是时钟分频寄存器3CLKDIV3的详表。

图120是CAMCLKO_DLY电路的构造图。

图121是时钟分频寄存器4CLKDIV4的详表。

图122是硬件工作模式设定寄存器HWMODE的详表。

图123是HDMODE[3:0]寄存器设定值与工作模式的关系表。

图124是中断控制寄存器INTCNT的详表。

图125是中断状态寄存器1：INTST1的详表。

图126是中断状态寄存器2：INTST2的详表。

图127是中断屏蔽寄存器1：INTMSK1的详表。

图128是中断屏蔽寄存器2：INTMSK2的详表。

图129是本LSI系统的可访问对象一览表。

图130是图像处理模块的ABS地址配置图。

图131是相机模组接口的模块图。

图132是与相机模组的接口信号的一览表。

图133是表示相机时钟(CAMCKI)需要区间的表。

图134是表示关于相机模组接口的相机图像信号的定时条件的时序图。

图135是ICMS、ICMH的设定表。

图136是相机信号逻辑设定寄存器CAMIF的详表。

图137是相机信号帧开始像素位置寄存器CAMTIM的详表。

图138是用于说明相机数据处理开始位置指定的示意图。

图139是相机图像滤波处理选择寄存器CAMFLT的详表。

图140是CAMFLT寄存器设定值与滤波处理方法的相关表。

图141是相机图像二值化(2階調化)处理阈值寄存器FLTTHD的详表。

图142是相机图像棕褐色(sepia)处理系数寄存器FLTSEP的详表。

图143是相机图像棕褐色处理范围寄存器SEPRNG的详表。

图144是相机图像处理边缘提取1系数寄存器FLTCOEF的详表。

图145是相机图像处理边缘提取2系数寄存器FLTEDG2的详表。

图146是X方向相机图像大小寄存器CXSIZE的详表。

图147是Y方向相机图像大小寄存器CYSIZE的详表。

图148是X方向切取开始位置寄存器CAMRSX的详表。

图149是Y方向切取开始位置寄存器CAMRSY的详表。

图150是X方向切取结束位置寄存器CAMREX的详表。

图151是Y方向切取结束位置寄存器CAMREY的详表。

图152是亮度成分放大设定寄存器CAMYD的详表。

图153是寄存器设定值与放大倍率的关系表。

图154是X方向缩小率设定寄存器CXSRK的详表。

图155是Y方向缩小率设定寄存器CYSRK的详表。

图156是缩小算法设定寄存器SRKTYPE。

图157是X方向滤波系数一览表。

图158是双线性的算法概要图。

图159是表示2线串行接口的工作的时序图。

图160是表示2线串行接口的时序条件表。

图161是串行接口控制寄存器SERICNT的详表。

图162是串行传输设备地址设定寄存器SERIDEVADR的详表。

图163是SERI_HZ、CAMOFF与SDA、SDC的工作的关系表。

图164是串行传输寄存器地址设定寄存器SERI2NDADR的详表。

图165是各标志(flag)与传输方式的关系表。

图166是串行接口位控制寄存器SERIBYTECNT的详表。

图167是串行位Read传输工作时的波形图。

图168是帧存储器水平方向大小设定寄存器IMGHSIZE的详表。

图169是帧存储器垂直方向大小设定寄存器IMGVSIZE的详表。

图170是用于说明帧存储器的两面使用的存储器映射。

图171是存储器控制寄存器MEMCNT的详表。

图172是相机图像存储开始X位置设定寄存器MEMCSTAX的详表。

图173是相机图像存储开始Y位置设定寄存器MEMCSTAY的详表。

图174是存储访问寄存器YUV：MEMACS_YUV的详表。

图175是表示YUV数据写入格式的表。

图176是表示YUV数据读出格式的表。

图177是存储访问寄存器RGB：MEMACS_RGB的详表。

图178是表示RGB数据写入格式的表。

图179是表示RGB数据读出格式的表。

图180是存储访问寄存器ABS：MEMACS_ABS的详表。

图181是存储矩形访问开始X位置设定寄存器MEM_ADR_STX的详表。

图182是存储矩形访问开始Y位置设定寄存器MEM_ADR_STY的详表。

图183是存储矩形访问结束X位置设定寄存器MEM_ADR_EDX的详表。

图184是存储矩形访问结束Y位置设定寄存器MEM_ADR_EDY的详表。

图185是表示(x，y)地址指定与存储地址的关系的表。

图186是存储绝对地址设定1寄存器MEM_ADR_ABS1的详表。

图187是存储绝对地址设定2寄存器MEM_ADR_ABS2的详表。

图188是存储数据透明色设定寄存器MEMTRANS的详表。

图189是表示使用透明色设定的图标数据的写入的示意图。

图190是存储数据透明色屏蔽寄存器MEMTRMSK的详表。

图191是表示图像处理模块与TV编码器的连接例的系统连接图。

图192是表示放大时的像素位置和生成像素的示意图。

图193是TV编码器控制寄存器TE_CNT的详表。

图194是TV编码器I/F工作设定表。

图195是TV编码器控制寄存器2：TE_CNT2的详表。

图196是帧存储器传输X开始位置TE_STX的详表。

图197是帧存储器传输Y开始位置TE_STY的详表。

图198是帧存储器传输X结束位置TE_EDX的详表。

图199是帧存储器传输Y结束位置TE_EDY的详表。

图200是水平方向放大设定寄存器TE_EXPH的详表。

图201是垂直方向放大设定寄存器TE_EXPV的详表。

图202是TV编码器输出水平方向开始位置设定寄存器TE_OUTSTH的详表。

图203是TV编码器输出垂直方向开始位置设定寄存器TE_OUTSTV的详表。

图204是NTSC设定下的垂直消隐(blanking)区间的波形图。

图205是PAL设定下的垂直消隐区间的波形图。

图206是NTSC设定下的彩条(color bar)波形图。

图207是PAL设定下的彩条波形图。

图208是参数更新寄存器PARAMSET的详表。

图209是模式寄存器MODE的详表。

图210是工作模式一览表。

图211是输入接口格式指定寄存器YUVIFSET的详表。

图212是监视器X方向像素大小设定寄存器XSIZE_L，XSIZE_H的详表。

图213是监视器Y方向像素大小设定寄存器YSIZE_L，YSIZE_H的详表。

图214是TV编码器复位寄存器PWD的详表。

图215是TV编码器显示模式寄存器DISP的详表。

图216是TV编码器视频模式寄存器VIDEO的详表。

图217是TV编码器频率设定的一览表。

图218是TV编码器视频模式寄存器CVBS的详表。

图219是背景颜色寄存器BGCOL的详表。

图220是TV编码器彩条测试寄存器COLBAR的详表。

图221是TV编码器设置寄存器SETUP的详表。

图222是TV编码器伽马校正寄存器(GM_A0，GM_A1，GM_A2，GM_X0，GM_X1，GM_X2，GM_X3，GM_Y0，GM_Y1，GM_Y2，GM_Y3)的详表。

图223是表示伽马校正曲线的图。

图224是表示伽马校正寄存器的设定例的表。

图225是输入有效开始像素偏移量设定寄存器OFS_h，OFS_l的详表。

图226是TV编码器有效数据宽度设定寄存器WID_VD_h，WID_VD_l的详表。

图227是TV编码器有效行宽设定寄存器HT_VD的详表。

图228是TV编码器水平显示位置偏移量寄存器H_POS的详表。

图229是TV编码器垂直显示位置偏移量寄存器V_POS的详表。

图230是输入有效开始行偏移量设定寄存器V_OFS的详表。

图231是表示显示位置变更寄存器的设定内容的示意图。

图232是初始化寄存器SRST的详表。

图233是JPEG控制寄存器JPG_CNT的详表。

图234是JPEG状态1寄存器JPG_ST1的详表。

图235是JPEG状态2寄存器JPG_ST2的详表。

图236是JPEG解码错误状态的各位和错误原因的一览表。

图237是JPEG状态3寄存器JPG_ST3的详表。

图238是JPEG压缩控制寄存器JE_CNT的详表。

图239是JPEG码大小寄存器1：JE_CSIZE1的详表。

图240是JPEG码大小寄存器2：JE_CSIZE2的详表。

图241是JPEG码大小预寄存器1：JE_CSIZE1_PRE的详表。

图242是JPEG码大小预寄存器2：JE_CSIZE2_PRE的详表。

图243是JPEG码YUV格式设定寄存器JD_PICTYPE的详表。

图244是寄存器设定值与YUV格式的关系表。

图245是重启间隔设定寄存器JD_INTERVAL的详表。

图246是JPEG码X方向大小设定寄存器JD_XSIZE的详表。

图247是JPEG码Y方向大小设定寄存器JD_YSIZE的详表。

图248是亮度DC分量用哈夫曼(Huffman)表1设定寄存器JD_HUF_Y_DC1的详表。

图249是亮度AC分量用哈夫曼表1设定寄存器JD_HUF_Y_AC1的详表。

图250是色差DC分量用哈夫曼表1设定寄存器JD_HUF_C_DC1的详表。

图251是色差AC分量用哈夫曼表1设定寄存器JD_HUF_C_AC1的详表。

图252是保留(RESERVE)寄存器1，2：保留的详表。

图253是帧存储库(bank)构造图。

图254是RING_INT发生控制寄存器RING_CNT的详表。

图255是RING_INT发生次数寄存器RING_COUNT的详表。

图256是环缓冲器读取数据RING_RD的详表。

图257是音频接口和ADPCM编解码器的模块图表。

图258是音频共同设置寄存器1：COMMON_SETUP1的详表。

图259是音频共同设置寄存器2：COMMON_SETUP2的详表。

图260是ADPCM通道音量寄存器ADPCM_CH_VOL的详表。

图261是ADPCM主通道音量寄存器ADPCM_MASTER_LR_VOL的详表。

图262是ADPCM从通道音量寄存器ADPCM_SLAVE_LR_VOL的详表。

图263是ADPCM中断状态寄存器(读时)：ADPCM_INT_STATUS的详表。

图264是ADPCM主FIFO状态寄存器(写时)：ADPCM_MASTER_FIFO_STATUS的详表。

图265是ADPCM主FIFO状态寄存器(读时)：ADPCM_MASTER_FIFO_STATUS的详表。

图266是ADPCM从FIFO状态寄存器(写时)：ADPCM_SLAVE_FIFO_STATUS的详表。

图267是ADPCM从FIFO状态寄存器(读时)：ADPCM_SLAVE_FIFO_STATUS的详表。

图268是ADPCM FIFO设置寄存器ADPCM_FIFO_SETUP的详表。

图269是NEARLY_FULL_SETUP设定表。

图270是NEARLY_EMPTY_SETUP设定表。

图271是ADPCM录音音量寄存器ADPCM_EXT_VOL的详表。

图272是ADPCM主设置寄存器ADPCM_MASTER_SETUP的详表。

图273是ADPCM从设置寄存器ADPCM_SLAVE_SETUP的详表。

图274是ADPCM通道控制寄存器ADPCM_CH_CONTROL的详表。

图275是PCM IF格式设定寄存器PCMIF_FORMAT的详表。

图276是音频数字IF输入设定寄存器AUDDTI_IF_INPUT_FORMAT的详表。

图277是间隔设定寄存器INTERVAL_SETTING的详表。

图278是ADPCM录音模式设定寄存器ADPCM_REC_MODE的详表。

图279是ADPCM主FIFO访问寄存器(写时)：ADPCM_MASTER_FIFO_WINDOW的详表。

图280是ADPCM主FIFO访问寄存器(读时)：ADPCM_ENCODE_FIFO_WINDOW的详表。

图281是ADPCM从FIFO访问寄存器ADPCM_SLAVE_FIFO_WINDOW的详表。

图282是抽样频率设定寄存器SAMPLING_TIMING_SETUP的详表。

图283是序列控制寄存器1：SEQUENCE_CONTROL的详表。

图284是SDIF模块系统图。

图285是表示本LSI的SDIF_Write传输时序的图。

图286是表示从本LSI至SD模组的写传输时序的表。

图287是表示本LSI的SDIF_Read传输时序的图。

图288是表示从SD模组至本LSI的读传输时序的表。

图289是设置序列控制寄存器SETUPCNT的详表。

图290是设置序列设定寄存器SETUPCNT的详表。

图291是产品ID寄存器PRODUCT_ID的详表。

图292是修订号码(Revision No.)寄存器REV_NO的详表。

图293是表示利用本LSI的行车记录仪的一个构造例的模块图。

图294是表示总线接口电路的一个构造例(串行输入输出)的电路图。

图295是表示接口电压VDD1、VDD2的设定范围的视图。

图296是表示总线接口电路的一个构造例(并行输入)的电路图。

图297是表示总线接口电路的一个构造例(并行输出)的电路图。

图298是表示总线接口电路的一个构造例(并行输入输出)的电路图。

图299是表示通过总线与多个外部设备连接的半导体装置的一个现有例子的模块图。

图300是表示图299的半导体装置的接口电压的设定范围的图。

图301是表示通过总线与多个外部设备连接的半导体装置的另一个现有例子的模块图。

图302是表示图301的半导体装置的接口电压的设定范围的图。

符号说明

1  中央运算处理器(CPU)

2  命令缓存

3   数据缓存

4   命令TCM

5   数据TCM

6   自动读取SPI控制器

7   外部存储控制器

8   高速系统总线(AHB)

9   定时器

10  看门狗定时器

11  AHB/APB桥

12  中断控制器

13  中低速系统总线(APB)

14  定时器计数器

15  UART

16  GPIO

17  AD转换器

18  时钟控制器

19  PLL

20  图像处理部

21  主接口

22  相机接口

22a 图像处理部

22b 多步变焦部

22c 修切部

23  JPEG编解码器

23a JPEG编解码器引擎

23b 工作存储器

24  ADPCM音频接口

25  码存储器

26  音频缓冲器

27  存储器接口

28  I2C控制器

29  SD/MMC接口

29a SDC/MMC控制器

29b SD数据缓冲器

30  第1帧存储器

31  存储控制器

32  第2帧存储器

33  TV编码器

33a TV信号编码器

33b 10位视频DAC

100 本LSI

101 相机(CAM)

102 实时时钟(RTC)

103 EEPROM(E2P)

104 加速度传感器(G传感器)

105 GPS模组

106 扬声器

107 麦克风

108 音频编解码器

109 基本程序存放存储器

110 电视监视器

111 SD卡

112 扩展程序存放存储器

113 可选相机

114 图像处理IC

115 IrDA控制器IC

116 IrDA模组

120 升压稳压器(电源IC)

121～123  二极管

124 电阻

125  二次电池

130、131、132  降压稳压器(LDO)

200  控制部(CTRL)

300  总线接口电路(双向总线多路复用器)

301、302  N沟道型MOS场效应晶体管

311～313  电平移位器(VDD0/VDD1)

321～323  电平移位器(VDD0/VDD2)

330  逻辑和运算器

I2C#1、I2C#2  2线式串行总线

R1、R2  电阻

BUS1、BUS2  并行总线(4位)

V1  输入电压

V2  输出电压

V3  电池电压

VDD0  内部电压

VDD1  第1接口电压

VDD2  第2接口电压

X1  半导体装置

X2  控制部(CTRL)

X3  总线接口电路(单向总线多路复用器)

X10～X13  电平移位器(VDD0/VDD1)

X20～X23  电平移位器(VDD0/VDD2)

X30～X33  逻辑和运算器

Y1  半导体装置

Y2  控制部(CTRL)

Y3  总线接口电路(单向总线多路复用器)

Y10～Y13  电平移位器(VDD0/VDD1)

Y20～Y23  电平移位器(VDD0/VDD2)

Z1  半导体装置

Z2  控制部(CTRL)

Z3  总线接口电路(双向总线多路复用器)

Z10a～Z13a  电平移位器(VDD0/VDD1)

Z10b～Z13b  电平移位器(VDD0/VDD1)

Z10c～Z13c  电平移位器(VDD0/VDD1)

Z20a～Z23a  电平移位器(VDD0/VDD2)

Z20b～Z23b  电平移位器(VDD0/VDD2)

Z20c～Z23c  电平移位器(VDD0/VDD2)

Z30～Z33    逻辑和运算器

具体实施方式

(概要)

首先，对本说明书中公开的硅单块(monolithic)半导体集成电路装置(以下称为“本LSI”)的概要进行说明。本LSI是内置了中央运算处理装置(以下称为“CPU(Central Processing Unit)”)的图像声音处理LSI。

(特长)

接下来，对本LSI的特长进行说明。本LSI是使行车记录仪的开发容易进行的行车记录仪用的单片LSI。本LSI内置有行车记录仪所必需的控制3轴加速度传感器、相机模组(module)、SD卡等的专用硬件。专用硬件可由CPU控制，可执行各种应用。

(CPU)

本LSI内置32位CPU。CPU具有命令/数据双方缓存、和紧耦合存储器(以下称为“TCM(Tightly Coupled Memory)”)。各个数据大小为：命令缓存：4KB，数据缓存：4KB、命令TCM：64KB，数据TCM：4KB。命令TCM的使能由TCM SEL端子进行。

复位解除时，可以自动从外部串行EEPROM(Electrically Erasable andProgrammable Read Only Memory，电可擦可编程只读存储器)或串行FLASH向命令TCM(以下称为“I-TCM”)读入数据，之后自动复位CPU、执行程序。此时，下载8K字节的固定长数据。由这样的工作，可以实现外部串行引导功能。

I-TCM中载有程序的情况下，I-TCM可作为ROM处理，不需要与外部总线连接的闪存ROM。该功能的使能(enable)由AUTO_READ端子进行。从CPU的程序上也可以通过SPI(System Packet Interface系统包接口)接口，访问EEPROM。

另外，本LSI具有程序调试用的JTAG(Joint Test Action Group联合测试行动小组)接口。

各外部端子如下所述。

EEPROM连接功能的端子：SSI_CLK，SSI_CSB，SSI_DIN，SSI_DOUT，SSI_WPB

JTAG连接功能的端子：TCK，TMS，TDI，TDO，nTRST

CPU设定功能的端子：TCM_SEL，AUTO_READ

外部存储器接口

本LSI具有80系列的存储器接口，可以连接FLASH ROM，SRAM。数据总线支持8位、16位。进行8位的访问的情况下，从外部纳入复位之后的引导数据时起需要变为8位。此时，首选为BIT SEL端子设定为高。引导完成后可在寄存器进行切换。

各外部端子如下所述。

地址端子(21位)：EXT_ADR21～EXT_ADR1

数据端子(16位)：EXT_DATA15～EXT_DATA0

CSB端子(3个)：EXT_CSB2～EXT_CSB0(内部将CSB3分配至图像处理模块)

WEB(写入使能)端子：EXT_WEB

OEB(读出使能)端子：EXT_OEB

总线宽度8/16切换端子：BIT_SEL(只对与外部存储器CSB0接触的设备有效)

(中断控制器)

本LSI具有中断控制器，进行包括GPIO(General Purpose I/O通用I/O)的共有外部输入中断的内部中断的主控制、句柄(handler)地址的控制等。

(看门狗定时器(Watch Dog Timer))

本LSI，具有1通道看门狗定时器。计数器为32位，从初始设定值至0向下计数。发生超时后，可选择以下的工作：

第1工作：发生系统复位

第2工作：首先输出中断，在下一个发生超时的时刻如果没有来自服务程序的清除，则发生系统复位。

(定时器/定时器计数器(Timer/Timer Counter))

本LSI内置2通道32位定时器。各定时器都支持自由运行模式和用户定义计数模式。另外，本LSI内置1通道32位定时器计数器(向上计数器)，对TIM_TRIG端子的接通次数进行计数。计数值溢出的情况下，计数值归零。

各外部端子如下所述：

计数触发端子：TIM_TRIG

(UART(Universal Asynchronous Receiver Transmitter(通用异步接收/发送装置)))

本LSI内置2通道UART作为串行接口。其中，1通道可以自动流程控制。UART模块中内置16字(word)的FIFO。可以设定数据位长(5位-8位)、校验位、停止位(1位、1.5位、2位)。波特率(baud rate)设定，可以由寄存器而设定为可编程的。另外，UART模块可以根据通信错误或超时等中断，对CPU通知通信状态。

各外部端子如下所述：

UART1功能端子：Tx1，Rx1，RTS1，CTS1

UART2功能端子：Tx2 Rx2

(GPIO(PWM(脉冲宽度调制，Pulse Width Modulation)/IRQ(InterruptReQuest，中断请求)输入))

本LSI具有16个可各自独立设立输入设定和输出设定的GPIO端口。其中4个端口也可以作为IRQ使用。另外4个端口也可以作为PWM输出使用。分频比为1/2～1/200，高区间宽度、低区间宽度可单独设定。

各外部端子如下所述：

GPIO专用端子(8位)：GPIO5～GPIO8

GPIO/PWM合用端子(4位)：GPIO7～GPIO4

GPIO/IRQ合用端子(4位)：GPIO3～GPIO0

(AD(Analog/Digital，模/数)转换器)

本LSI内置4通道8位A/D转换器(ADC)。内置1通道(ch)的逐次比较型的R-2R基准方式的AD，由模拟开关选择并使用4通道扩展。可以使用通道指定的变换、4通道集中的单扫描、4通道集中的自由扫描变换功能。变换电压范围在0.1xAVDD～0.9xAVDD的范围。AD转换器具有独立电源ADVDD。

各外部端子如下所述：

模拟输入端子：ADIN0，ADIN1，ADIN2，ADIN3。

(时钟控制器(Clock Controller)/PLL)

本LSI的时钟控制器，内置系统时钟和音频时钟用的2个振荡器用放大器。反馈电阻为外附的。外部时钟的输入也是可以的。本LSI内置有PLL。PLL由输入至XIN端子的时钟，生成CPU用时钟、相机模组用时钟等。本LSI的内部，需要视频编码器用27MHz，音频用的抽样频率的1024倍的时钟。

外部端子如下所述：

系统时钟输入和振荡端子：XIN，XOUT

音频时钟输入和振荡端子：AXIN，AXOUT

内部时钟供给由以下7个系统，在复位之后、SYSCLK由XIN供给，SYS_CLK_WDT也由XIN供给，其它模块的时钟由寄存器设定而动作。

7系统的内部时钟，如下所述：

SYS_CLK：对CPU的时钟

SYS_CLK_WDT：对看门狗定时器的时钟

ADC_CLK：对AD转换模块的时钟

IMG_CLK：对图像处理模块的时钟

TVE_CLK：对TV编码器的时钟(有频率限定)

SDC_CLK：对SD控制器的时钟

AUD_CLK：对I2S模块的时钟(有频率限定)

(SSI(同步串行接口，Synchronous Serial Interface))

本LSI中，与对CPU的I-TCM的外部串行EEPROM数据自动引导装载用端子共用，内置SSI模块。SSI模式支持SPI，SSP，微波(Microwave)的3模式。

各外部端子如下所述：

EEPROM功能连接端子：SSI_CLK，SSI_CSB，SSI_DIN，SSI_DOUT，SSI_WPB

(图像处理部：概要)

图像处理模块，是由相机接口、JPEG编解码器、TV编码器、SD卡控制器、I2C主接口等汇总而成的构造模块(メガブロツク)。由CPU至该图像处理部的访问，分配外部存储器用片选(chip select)CSB3，在内部连接。对图像处理部的访问，限制为16位单位的访问。图像处理部的各模块可由寄存器设定而硬推进。作为工作模式，有就绪(READY)、相机-JPEG(CAMERA-JPEG)、普通观看(NORMAL-VIEWR)、JPEG解码(JPEG-DECODE)的四种模式。各模块的中断，是图像处理部内部专用的中断控制器，对CPU的中断控制器作为图像处理部的中断进入。

(图像处理部：相机接口)

本LSI的相机模组接口，进行根据寄存器设定取入来自外部连接的相机模组的数据、时钟、周期信号的处理。取入的拍摄图像数据，变换为IC内部处理共同的YUV4:4:4的格式，实施图像处理的滤波处理、缩小处理、任意矩形的切取、亮度变换(D range Up/Down)的处理。实施过以上处理的相机图像数据，由YUV变换为RGB，根据存放位置寄存器的设定，写入帧存储器。帧存储器内的数据格式为RGB＝5:6:5。本LSI为应对相机电压与IO(外部总线等)不同的情况下，具有独立电源CAVDD。

各外部端子如下所述：

数据端子(8位)：CAMD0～CAMD7

同步信号端子：HSync，VSync

时钟输入端子：CAMCKI

时钟输出端子：CAMCKO

(图像处理部：I2C主控制器)

本LSI为能与相机、RTC(实时时钟Real Time Clock)、EEPROM等通信，内置了I2C主接口。虽然串行信号存在2组，但本LSI内部作为1通道来处理。可以防止连接电源电压不同的设备时高电压的差所造成的功耗和抗噪性的劣化。电源有I1VDD，I2VDD的2个系统。

各外部端子如下所述：

可与电源系1(I1VDD)连接的串行总线端子：SDC1，SDA1

可与电源系2(I2VDD)连接的串行总线端子：SDC2，SDA2

(图像处理部：图像模块内存储器)

本LSI内置有作为帧存储器的QVGA(1/4视频图形阵列Quarter VideoGraphics Array)(320×240)的2面、共计320KB的存储器。通过将2面的帧，分为写入来自相机的图像或是JPEG解压图像的面、和读出向视频编码器发送的数据的面，可以去除噪声(撕裂，tearing)。帧存储器内的数据格式为RGB＝5:6:5。帧存储器中，来自CPU的读/写访问是可以的。在帧存储器中展开的JPEG编码图像上，使用透明色功能，可以画上矩形以外的图像。

(TV编码器)

本LSI，可通过内置的TV编码器输出图像帧存储器的任意范围作为NTSC/PAL的模拟复合信号(CVBS)。以2画面使用帧存储器，将一个画面在TV输出中解码下一个JPEG，存放于另一个中。如果解码完成，则与VSYNC同步，切换TV输出画面而使用。虽然也可以将320KB(QVGA)输出给TV，但由于JPEG解码与TV输出同时访问帧存储器，所以TV图像带有噪声(tear)。模拟信号通过10位的电流DAC而输出。如果附加75Ω的电阻在VOUT端子和GND之间，那么就不需要75Ω的驱动。另外，使用TV编码器的情况下，首选能够供给27MHz，决定XIN、XOUT的振荡频率数。电源具有DAC专用的DAVDD。

各外部端子如下所述：

视频输出端子(复合格式)：VOUT

基准电流设定端子：IREF

^*复位之后DAC从开启状态开始。

(图像处理部：JPEG编解码器)

本LSI内置ISO/IEC10918遵循基线方式对应的JPEG编解码器。JPEG编解码器能将由相机模组接口处理的图像压缩为JPEG。压缩形式为YUV＝4:2:2(横向抽取)。压缩率可从32个等级中选择。压缩后的数据可通过环形存储器(与帧存储器的1面兼用，160KB)向CPU读出。另外，可以从CPU向码存储器(16KB)写入JPEG数据，将其解压处理，进一步在相机模组接口处理后，存放于帧存储器。可解压的压缩形式为：YUV＝4:4:4，4:2:2(仅仅应对于横向抽取)，4:2:0，4:1:1(仅仅对应于横向抽取)，灰度等5中形式。

(图像处理部：ADPCM音频接口)

本LSI内置I2S接口，用于与外部数字音频编解码器连接。I2S接口内置1输入端口、1输出端口，对应于左对齐、右对齐、IIS形式。从CPU经由FIFO(1KB)访问。使用IIS接口时，作为音频时钟，需要抽样频率1024倍的时钟(32kHz抽样的情况下为32.768MHz)。可以分频输出音频时钟，作为外部数字音频编解码器的主时钟用。

各外部端子如下所述：

I2S输入端子：ADCKI，ADLRI，ADDTI

I2S输出端子：ADCKO，ADLRO，ADDTO

时钟输出端子：AMCKO

(SD卡接口/SD卡控制器)

本LSI内置1通道的基于SD标准的SD卡/MMC(多媒体卡MultiMedia Card)的主机控制器。上述主机控制器内置512字节的卡访问用缓冲RAM。接口支持SD总线模式(1位、4位)和SPI模式。如果是串行、并行(4位)的访问，也可以应对SD2.0。另外，对于MMC，MMC+的应对，基于上述限制也可以访问。另外，本LSI具有SD设备专用的电源SDVDD。

各外部端子如下所述：

时钟端子：SD_CLK

命令端子：SD_CMD

数据端子(4位)：SD_DAT3～SD_DAT0

(电源系统、复位等)

本LSI，具有8系统的电源。电源系如图1所分。图1为本LSI的电源系说明表。复位均为异步复位。另外，具有IC测试用的测试端子。测试端子必须连接于接地(GND)使用。

各外部端子如下所述：

进行本LSI所有复位的端子：RESETB

设定测试模式功能的端子：TEST(使用时须连接于GND)。

(封装)

本LSI采用VQFP(Very small Quad Flat Package微小四方扁平封装)-T144塑模封装(22mm×22mm×1.6mm，0.5mm引脚间距(pin pitch))。

(端子说明，端子配置、外形尺寸)

图2～图4为本LSI的端子功能说明表。图5和图6为本LSI的输入输出端子的等效电路结构图。图7为本LSI的端子配置图。图8为本LSI的外形尺寸图。此外，对于图2～图4中的“未使用时处理”的项目中记载的“※1”，“PD-”表示将之后接下来的信号下拉(pull down)，“PU-”表示将之后接下来的信号上拉(pull up)。另外，图2～图4中的“电路结构”项目中记载的符号A～符号J，表示相当于图5和图6的结构A～结构J。

(电气特性)

图9为本LSI的电气特性表。此外，没有特别规定的情况下，适用于下列条件。DVDD＝1.50V，DAVDD＝ADVDD＝I1VDD＝I2VDD＝SDVDD＝IOVDD＝3.30V，CAVDD＝2.85V(以下所有电源端子写作VDD)，DAVSS＝ADVSS＝DVSS＝0.0V，Ta＝25℃，fXIN＝13.5MHz，fAXIN＝16.384MHz，fSYS＝14.0MHz(使用PLL时的内部时钟)。另外，下面写作IOPWR的，具有所有IO电源端子的总称的意思。

(模块图)

图10为本LSI的模块图。如本图所示，本LSI具有：CPU1、命令缓存2、数据缓存3、命令TCM4、数据TCM5、自动读取SPI控制器6、外部存储控制器7、高速系统总线8(以下称为AHB8(Advanced Highperformance Bus))、定时器9、看门狗定时器10、AHB/APB桥11、中断控制器12、中低速系统总线13(以下称为APB(Advanced Peripheral Bus)13)、定时器计数器14、UART15、GPIO16、AD转换器17、时钟控制器18、PLL19、和图像处理部而组成。

图像处理部20具有：主机接口21、相机接口22、JPEG编解码器23、ADPCM音频接口24、码存储器25、音频缓冲器26、存储器接口27、I2C控制器28、SD/MMC接口29、第1帧存储器30、存储控制器31、第2帧存储器32、和TV编码器33而组成。

相机接口22，具有图像处理器22a、多步变焦部22b、和修切(cropping)部22c而组成。JPEG编解码器23具有JPEG编解码器引擎23a、工作存储器23b而组成。SD/MMC接口29，具有SDC/MMC控制器29a、和SD数据缓冲器29b而组成。TV编码器33，具有TV信号编码器33a、和10位视频DAC33b而组成。

(功能说明)

此外，对于本LSI的各部分的功能概要，如之前的说明，以下对本LSI各部的功能进行更为详细的说明。

(CPU)

本LSI内置有CPU。本LSI内置如下容量的缓存、紧耦合存储器(TCM)。

指令缓存(I-Cache)：4K字节

数据缓存(D-Cache)：4K字节

指令TCM(I-TCM)：64K字节

数据TCM(D-TCM)：4K字节

对I-TCM的初始化、重新加载进行说明。本LSI可以在外部复位信号解除后，经由SSI接口硬件进行I-TCM的初始化(程序下载)。下载中不对CPU供给时钟，下载完成后才开始时钟供给，从0x00000000地址开始执行。

此外，外部设备、接口和设定如下。

外部设备：EEPROM串行模式

接口：SSI_CLK，SSI_CSB0，SSI_DIN

设定：外部端子AUTO_READ设定为高。

在由外部的串行EEPROM或FLASH设备初始化I-TCM的情况下，对外部设备的程序和数据的存放，优选为以4字节单位LSB(最低有效位)字节和MSB(最高有效位)字节反向排列。当由编译器转换为高位优先(ビツグエンデイアン)时，字节、字(2字节)的数据和代码等，以各自的长度单位处理，由于下载至I-TCM时排序变化了，所以应当留意。I-TCM的初始化下载功能以8KB固定进行。程序执行时，向I-TCM下载(重新加载)不同的程序的情况下，可以在程序的基础上使用SSI接口控制。图11是表示自动读取时向串行介质的存放顺序的图。

对CPU的存储器映射进行说明。CPU的地址空间为32位，而外部地址为22位(4M字节)。CPU的地址空间与存储器映射(CSB0～3)的映射，如图12固定。图12为CPU的存储器映射。

(外部存储控制器)

本LSI可以访问4通道(片选)的存取区域，CSB0～CSB2分配给本LSI外部、CSB3分配给本LSI内部的图像处理模块。外部存储器可为8位访问、16位访问两种(16位时：4MByte空间，8位时：2MByte空间)。8位访问只能在与选择外部设备的CSB0、CSB1、CSB2连接的设备之间，而本LSI内部的图像处理模块只能为16位访问。此外，用于索引地址寄存器间接访问，0x30000008为索引寄存器，0x3000000C为数据寄存器。

本LSI通过2通道的存储控制器和外部总线接口，可以访问外部存储器，和图像处理模块。图13为本LSI的存储控制器与外部总线接口的结构图。

各CSBn(n＝0～3)的存储空间虽然由缺省决定，但通过改写存储控制器的寄存器，也可以设定不同的存储空间。另外，也可以通过改写寄存器而设定总线访问时序。图14为存储控制器寄存器映射。存储控制器#1的基址为0x90000000，存储控制器#2的基址为0xA0000000。

对外部存储控制器相关寄存器的详细和总线时序进行说明。图15为寄存器SCSLRn_LOW#m的详表。图16为寄存器SMSKRn_LOW#m的详表。图17为寄存器CSALIASn_LOW#m的详表。图18为寄存器SMCTLR的详表。图19为寄存器SMTMGR_SETn#m的详表。此外，图15～图19中，“n”表示相同的存储控制器内的CSB号码(0，1)，“#m”表示存储控制器号码(#1，#2)。

图20为表示外部存储器总线接口的读时序的时序图。图21为表示外部存储器总线接口的页读取时序的时序图。图22为表示外部存储器总线接口的写时序的时序图。图23为表示外部存储器总线接口的各访问间隔(转向时间turnaround time)的时序图。

(中断控制器(INTCTL))

本LSI内置中断控制器。分别对IRQ(通常中断)、FIQ(高速中断)分配了9个和1个。中断全都只是应对于低有效的电平中断。

图24为中断系统图。如图24所示，IRQ，FIQ共同由使能控制、屏蔽控制、优先级过滤控制(设定系统优先级的irq_plevel寄存器的值以上为有效)，可以控制有效/无效处理。

图25为本LSI的中断信号映射，表示了IRQ、FIQ的来源和优先级。优先级表示15为最优先，0为最低优先级。本LSI固定为此优先级。

图26为中断模块的寄存器映射。此外，中断模块基址为0xC0007000。

(看门狗定时器(WDT))

本LSI内置32位宽的看门狗定时器(WDT)。在POWER_ON(上电)时和WDT发生超时而复位时，不进行WDT在初始状态下的工作。需要使WDT工作使能位(WDT_CR：WDT_EN)写入1而工作。一旦WDT工作开始，直至复位(包括超时)为止，程序不能停止工作。

图27为看门狗定时器模块的寄存器映射。此外，看门狗定时器模块的基址为0xC0003000。

对看门狗定时器的工作进行说明。复位之后，WDT变为工作停止状态。开始工作时将WDT_CR[0]：WDT_EN写入高。一旦使WDT工作，只要没有外部复位或是超时引起的复位，WDT_EN不能置低。超时的模式有以下2种，以WDT_CR[1]：RMOD而选择。

RMOD＝“0”：第1次超时则生成WDT复位

RMOD＝“1”：第1次超时则生成中断，第2次超时时中断未清除则生成WDT复位

另外，对于超时时的复位宽度，可以以WDT_CR[4:2]：RPL的3位设定时钟单位。超时的判定时间，可由WDT_TORR[3:0]：TOP设定。计数器成为0x00000000时，则进行超时判定。

图28为WDT_TORR：TOP设定与计数器初始值的关系表。

WDT的计数器的值，通过读WDT_CCVR寄存器可得。当计数器回到初始值重启时，将WDT_CRR寄存器写入0x76的数据。此时，发生中断状态的情况下(WDT_STAT[0]＝“1”)，该寄存器值也清除。不重启计数器，只清除中断状态，读WDT_EOI寄存器。

图29为表示重启控制时序的时序图。图30为表示中断解除时序的时序图。图31为表示看门狗定时器的超时重启时序(RMOD＝“1”)的时序图。

(定时器(TMR)、定时器计数器(TMRC))

本LSI内置2通道的对内部时钟计数的定时器，和1通道的对外部脉冲计数的定时器计数器。所有的定时器和定时器计数器的计数位宽度为32位。

图32为定时器和定时器计数器的结构图。TMR1和TMR2以与CPU时钟相同的时钟计数，TMRC以来自外部端子TIM_TRIG端子的输入脉冲而计数。TMR1、TMR2、TMRC只是计数输入脉冲不同，内部结构是相同的。

图33为定时器模块的寄存器映射。此外，定时器模块的基址为0xC0002000。

对定时器工作进行说明。定时器计数器可对TMR1、TMR2、TMRC分别设定下面的工作模式。

自由运行模式：从0xFFFFFFFF起至0之间模倒计数工作。

用户定义模式：从TMR^*LoadCount(^*为1，2或是C)起至0之间模倒计数工作。

任何一种模式的情况下都是倒计数至0接下来计数与APB总线时钟同步，发生中断。此外，由于中断生成中包括抗亚稳态电路，从重新加载的时序APB总线时钟2周期之后输出。定时器模块中的中断状态可以通过读TMR^*EOI(^*为1，2或是C)而清除。中断也可以通过TMR1、TMR2、和TMRC独立设定TMR^*Control[2](^*为1，2或是C)位而屏蔽。另外，与中断状态的清除无关，计数工作继续。此外，作为第1个注意点，模式的变更优选为停止变更的定时器起而进行。另外，作为第2个注意点，只在自由运行模式的工作开始，才加载TMR^*LoadCount(^*为1，2或是C)的值。TMR^*LoadCount(^*为1，2或是C)中未设定值的情况下，加载默认的0x00000000，中断立即进入，所以也可以在TMR^*LoadCount(^*为1，2或是C)中写入0xFFFFFFFF起转移至自由运行模式。

(UART)

本LSI内置2通道的异步串行通信用UART(UART1、UART2)。UART具有以下功能。

·1字符宽度的设定(5、6、7、8)

·校验位(包括奇、偶选择)的有无的设定

·停止位宽度的设定(1，1.5，2)

此外，收发FIFO内置UART1、2两者16位。UART1具有自动流程控制功能。

图34为UART模块的结构图。此外，图34中的pclk为APB总线时钟，SYS_CLK为CPU系统时钟。

图35为UART模块(UART1、UART2)的寄存器映射。此外，UART1模块的基址为0xC0000000，而UART2模块的基址为0xC0001000。

对UART模块的基本工作进行说明。数据位在开始位后以LSB在前发送。作为接收数据的用于检错的校验位在数据位后停止位后添加。此校验位为可选(LCR[3]:PEN)。数据位的宽度为5位至8位宽(LCR[1:0]:DLS)、停止位可以以1、1.5和2的位宽(LCR[2]:STOP)而变动。

图36为表示串行数据的传输格式的视图。

位时间可以设定为以DLL、DLH寄存器至16分频为止。该设定时，优选为在USR[0]:BUSY＝“0”、设LCR[7]:DLAB＝“0”，变更DLL和DLH。

fSYS_CLK＝27MHz的位时间设定范围：592ns～38.8ms

fSYS_CLK＝13.5MHz的位时间设定范围：1.19μs～77.67μs

fSYS_CLK＝6.5MHz的位时间设定范围：2.46μs～161.3ms

接收数据读RBR[7:0]寄存器。另外，THR[7:0]寄存器中保持发送数据。此外，任意情况下都是只有LCR[7]＝“0”时才有效。LCR[7]的变更优选在USR[0]＝“0”，未进行数据传输时进行。

设FCR[0]＝“0”，将16位的收发FIFO无效，只进行RBR、THR寄存器的数据传输。当设定FCR[0]＝“1”时，进行使用16位的FIFO的收发。优选为一边由USR寄存器、TFL(发送FIFO内的数据数)寄存器、RFL(接收FIFO内的数据数)寄存器确认FIFO的状态，一边握手(handshake)数据的收发。通过设HTX[0]＝“1”，可以停止发送，在发送FIFO中存储数据。

对UART模块的中断进行说明。可以生成带有固定4个种类的优先顺序的中断。由IER寄存器可设定各个中断的有效/无效。中断发生时读IIR[3:0]，可以得知发生的最高优先级的中断的原因(详细请参见IIR寄存器的说明)。

·接收错误发生时

·接收数据变为可以利用时

·使用FIFO时发生字符超时的时候

·发送数据寄存器变空时

·忙(BUSY)状态时

·调制解调器中断发生时

对于UART模块的自动流程控制进行说明。UART模块具有自动流程控制功能。只有UART1有自动流程控制，而UART2不作自动流程控制。

图37为自动RTS的时序图。接收T+1数据。发送方在识别rts_n(RTS1)前发送。T＝接收FIFO阈值，sin为RX1端子的内部信号名。rts_n由内部信号反转，rts_n的反转输出至RTS1端子。

自动RTS的条件如下：

·MCR[5]：AFCE＝“1”自动流程控制位有效

·MCR[1]：RTS＝“1”Request_To_Send信号有效

·FCR[0]：FiFOEnable＝“1”收发FIFO有效

·FCR[7:6]：RCVR_Trigger T由FIFO的填充量设定

图38为自动CTS的时序图。sout为TX1端子的内部信号名。cts_n由内部信号反转。CTS1端子的输入信号的反转作为cts_n信号使用。

自动CTS条件如下：

·MCR[5]：AFCE＝“1”自动流程控制位有效

·FCR[0]：FiFOEnable＝“1”收发FIFO有效

·FCR[7:6]：RCVR_Trigger T由FIFO的填充量设定

来自接收设备方的CTS1输入为低时，UART1停止发送。然而，发送停止与STOP位输出相位同步。在停止位输出的1/2位时间后如果CTS1的输入为低，则UART1从输出下一个数据开始停止发送。即使UART1停止发送，由于发送FIFO也可以写入数据，所以会发生溢出。由此，需要由USR[1]:TFEN和TFL[7:0]等监视发送FIFO的状态。

对于UART模块相关的寄存器进行详细说明。

图39为接收缓冲寄存器RBR的详表。图40为发送保持寄存器THR的详表。图41为除数锁存器(低位)DLL的详表。图42为除数锁存器(高位)寄存器DLH的详表。图43为中断使能寄存器IER的详表。图44为中断识别寄存器IIR的详表。图45为FIFO控制寄存器FCR的详表。图46为行控制寄存器LCR的详表。图47为调制解调器控制寄存器MCR的详表。图48为行状态寄存器LSR的详表。图49为调制解调器状态寄存器MSR的详表。图50为高速暂存寄存器SCR的详表。图51为FIFO访问寄存器FAR的详表。图52为发送FIFO读寄存器TFR的详表。图53为接收FIFO写寄存器RFW的详表。图54为UART状态寄存器USR的详表。图55为发送FIFO电平寄存器TFL的详表。图56为接收FIFO电平寄存器RFL的详表。图57为发送停止寄存器HTX的详表。

(GPIO(IRQ_IN，PWM_OUT))

本LSI具有16位的GPIO(通用输入/输出General PurposeInput/Output)端子。GPIO功能以外外部中断也可以使用。另外，此外可作为PWM输出而使用的端子有4位。图58为GPIO功能表。

对GPIO的功能进行说明。16位的端子每1位可独立设定输入/输出。图59为GPIO功能部的模块图。与输入输出无关，GPIO功能部可读GPIO端子的数据。

对GPIO的相关寄存器进行说明。此外，GPIO的基址为0xC0004000。图60为GPIO输出数据寄存器gpio_swporta_dr的详表。图61为GPIO数据方向寄存器gpio_swporta_ddr的详表。图62为GPIO输入数据寄存器gpio_ext_porta的详表。

对于GPIO的中断功能进行说明。本LSI可以将从GPIO端子的LSB方的4位与中断输入功能并用。可以对各个输入设定中断功能有效/无效。来自GPIO模块的中断，以统一的1位信号输出。不管来自哪个端子的中断，都可以通过中断状态寄存器的值而判断。对于来自外部端子的中断输入，可以对各个输入分别屏蔽。另外，可以指定中断输入是电平中断/边沿中断，有效电平为有效低/有效高。

对于中断寄存器进行说明。此外，中断寄存器的基址与GPIO相同，为0xC0004000。图63为GPIO中断使能寄存器gpio_inten的详表。图64为GPIO端口A中断屏蔽寄存器gpio_intmask的详表。图65为端口A中断电平寄存器gpio_inttype_level的详表。图66为GPIO中断极性寄存器gpio_int_polarity的详表。图67为GPIO端口A中断状态gpio_intstatus的详表。图68为GPIO原始中断状态gpio_rawintstatus的详表。图69为GPIO中断清除寄存器gpio_porta_eoi的详表。

对GPIO的PWM功能进行说明。本LSI可将GPIO[7:4]的4个端子(4通道)作为PWM输出而使用。此时，作为GPIO设定上没有限制。PWM控制寄存器PWM_MOD的PWM输出使能标志pwm_out_en对GPIO、外部中断优先作用。以GPIO作为输入设定，将外部中断使能时，会发生意想不到的中断，所以应该注意。作为PWM的输出形式，准备了手动模式和自动模式。手动模式时，通过对PWM传输控制寄存器pwm_tr写入“1”而输出设定的PWM波形。对pwm_tr写入“0”时，输出回到非有效电平，停止PWM输出。自动模式时，对pwm_tr写入“1”时，输出设定的PWM波形。输出的停止，是在输出通过pwm_pulse_num[7:0]寄存器设定的脉冲之后，自动回到非有效电平输出而停止。此时，pwm_tr由硬件自动清除为“0”。

图70为表示手动模式的时序例的PWM输出图。图71为表示自动模式的时序例的PWM输出图。由于PWM输出由pwm_out_en寄存器的设定而可以输出使能控制，所以也可以输出HIGH-Z。

图72是PWM输出波形图。由pwm_hcnt[15:0]寄存器决定高区间，由pwm_lcnt[15:0]寄存器决定低区间。分别由将pclk(SYS_CLK)被pwm_bsckdv[15:0]而分频的时钟(pwm_base_clk)的计数数而决定。IPWM的非有效输出的逻辑电平，可由pwn_inactive寄存器设定。

图73为PWM的周期范围表。如图73所示，即使SYS_CLK设定为54MHz，也可以生成音频频率领域。

对PWM模块相关的寄存器进行说明。图74为GPIO的端子名与PWM通道号码的对应表。此外，PWM模块的基址为0xC0009000。图75为PWM功能使能寄存器PWM_EN的详表。图76为PWM模式设定寄存器PWM_MOD的详表。图77为PWM控制寄存器PWM_CNT的详表。图78为PWM基准时钟分频设定寄存器PWM_BSCKDV^*的详表。图79为PWM输出低区间宽度设定寄存器PWM_LCNT^*的详表。图80为PWM输出高区间宽度设定寄存器PWM_HCNT^*的详表。图81为PWM输出脉冲数设定寄存器PWM_PULSE_NUM^*的详表。此外，图78～图81中的“^*”表示通道号码。另外，通道0标记为PWM0，通道1标记为PWM1(通道为0～3)。

(AD转换模块)

本LSI具有4通道的多路复用8位A/D转换模块。AD转换模块为以由R-2R部和段(segment)部构成的混合型10位D/A转换器为参考的8位逐次比较型A/D转换器。图82为ADC的模块图。

对AD转换模块的功能进行说明。AD转换模块中有4个功能。A/D转换的输入选择类别有3个模式，A/D转换模块的暂停模式。工作的3个模式为自由扫描模式、单发模式、和单扫描模式。由于模式转换后的初始数据无法保证，所以模式转换后，进行转换工作需要获取数据。

自由扫描模式中，反复对4通道输入的所有电压作A/D转换。1次扫描需要130个时钟(ADC_CLK)周期。当通过工作模式选择寄存器设定为自由扫描模式的同时，开始反复工作。抽样数据寄存器中存放最新的A/D变换数据。该模式下中断信号(中断状态)不变。

单发模式中，只对选择的1通道只作1次A/D转换。通过相应通道的软件抽样触发而开始A/D转换。此时，当A/D转换完成时，发生中断(和中断状态)，存放A/D转换结果至相应的抽样数据寄存器。软件抽样触发寄存器自动清除。

单扫描模式中，对4通道输入的所有电压只作1次A/D转换。通过工作模式选择寄存器设定单扫描模式，由通道0的软件抽样触发而开始扫描动作。A/D转换完成时，通道0的软件抽样触发寄存器自动清除。抽样数据寄存器中，存放A/D转换数据。此模式中发生中断信号(和中断状态)。

对暂停模式进行说明。模式设定为暂停模式时，停止A/D转换模块的工作，变为低功耗状态。此时，通过停止ADC_CLK可实现进一步省电。

对ADC模块相关的寄存器进行说明。此外，ADC模块的基址为0xC0005000。图83为ADC工作模式设定寄存器ADC_MOD的详表。图84为ADC抽样触发使能寄存器ADC_TRIGEN的详表。图85为ADC抽样触发通道0寄存器ADC_SOFTTRIG0的详表。图86为ADC抽样触发通道1寄存器ADC_SOFTTRIG1的详表。图87为ADC抽样触发通道2寄存器ADC_SOFTTRIG2的详表。图88为ADC抽样触发通道3寄存器ADC_SOFTTRIG3的详表。图89为ADC通道0抽样数据寄存器ADC_DATA0的详表。图90为ADC通道1抽样数据寄存器ADC_DATA1的详表。图91为ADC通道2抽样数据寄存器ADC_DATA2的详表。图92为ADC通道3抽样数据寄存器ADC_DATA3的详表。图93为ADC转换完成中断屏蔽寄存器ADC_INTMASK的详表。图94为ADC转换完成中断发生(屏蔽前)寄存器ADC_INTRSTATUS的详表。图95为ADC转换完成中断发生寄存器ADC_INTSTATUS的详表。图96为ADC转换完成中断清除寄存器ADC_INTCLR的详表。

(时钟发生器/系统控制)

本LSI具有XIN、AXIN两系统的时钟振荡电路(也可以强制输入来自XIN、AXIN的时钟)。来自XIN方的外部时钟可使用PLL。图97为时钟发生器的模块图。图98为PLL的结构图。图99为VCO输出分频设定表。可以设定将REF_IN时钟的输入作分频的值为2.5MHz～7.5MHz。将VCO的时钟频率决定为与相位比较器的频率一致的值。

对时钟发生器相关的寄存器映射进行说明。图100为包括时钟发生器控制的系统系寄存器映射。此外，系统系寄存器的基址为0xC0006000。

(串行接口)

本LSI内置的串行接口为SSI(串行同步接口Serial Synchronousinterface)方式的时钟同步接口。为全双工的主接口，可访问来自CPU的数据、控制、状态信息。不支持DMA功能。本SSI模块可连接串行主机或串行设备，支持以下接口方式。通过CTRLR0的FRF位的设定而选择下面的协议。

·串行外围设备接口(Serial Peripheral Interface，SPI)

4线式全双工的串行协议

·同步串行协议(Synchronous Serial Protocol，SSP)

4线式全双工的串行协议

从机选择信号在SSP下作为帧识别使用。

·Microwire(三线)

半双工的串行协议

从主机向目标从机发送命令数据而控制。

对传输时钟进行说明。SSI模块内部以SYS_CLK为基准而工作。SSI_CLK与SYS_CLK具有以下关系。

fSSI_CLK＝fSYS_CLK/SCKDV

SCKDV是BAUDR寄存器所设定的值，设定为2～65534的偶数值。设定SCKDV为0时SSI_CLK停止。图101为表示SYS_CLK、SSI_CLK、SSI_DOUT/DIN的关系的时序图(最高频率设定时)。

对收发FIFO进行说明。SSI模块的收发FIFO，成为独立的16字(1字＝16位)。数据帧可设定为4位到16位。发送时的帧数据需要右对齐地写入FIFO。接收时在SSI模块内部以右对齐存放于接收FIFO。在复位之后和SSI_EN寄存器为0时，收发FIFO被清除。

发送FIFO在所设定的阈值(帧单位)以下时，SSI发生空中断。阈值在TXFTLR寄存器中设定。另外，当发送FIFO已满(已存放16帧)时，进一步进行向发送FIFO的写入，SSI会发生溢出中断。

接收FIFO在所设定的阈值(帧单位)+1时，SSI发生FIFO满中断。阈值在RXFTLR寄存器中设定。另外，当接收FIFO已满(已存放16帧)时，进一步进行接收，SSI会发生溢出中断。此时最新数据为无效。相反，想读出空状态的接收FIFO时，SSI发生接收空中断。此时读出的数据无效。

对SSI中断进行说明。作为SSI模块内部的中断，5种中断的“或”输出至本LSI的中断控制器。各自的中断可独立屏蔽。另外，发生的中断的状态可以作为屏蔽前和屏蔽后的状态而读出。

图102为SSI中断表。图102所示的5种中断，均可屏蔽，获取屏蔽后的5个中断的“或”，通知本LSI的中断控制器。

对于传输模式进行说明。作为传输模式，支持收发模式、发送模式、接收模式、EEPROM读模式的4种。模式的设定是设定CTRLR0寄存器的TMOD位。然而，Microwire形式时，忽略TMOD，MWCR寄存器的设定为优先。图103为用于说明SSI传输模式的表。

对SSI模块的寄存器映射进行说明。图104～图106分别为SSI模块的寄存器映射。这些寄存器，由于与内部32位总线相连接，所以具有32位分段的偏移地址。不会向不存在的位写入。读出时读出“0”。SSI模块的基址为0xC0008000。

对SSI模块的工作进行说明。本LSI的SSI模块，作为单串行主机(master)而工作。当至少1个数据进入发送FIFO(接收模式时为虚拟(DUMMY)数据)、选择从机(slave)设备时，通过设置SSIENR：SSI_EN＝“1”，而开始数据传输。数据传输中状态寄存器(SR)处于忙(BUSY)标志。优选为忙解除为止不进行下一个传输序列(sequence)。在轮询忙(BUSY)标志时，由于由传输开始的SSI_CLK的频率处于忙标志的时序会慢，所以应该注意。

对SPI、SSP设定下的串行传输进行说明。收发模式或是发送模式时(TMOD＝00b，01b)，当发送FIFO的数据为空(EMPTY)时传输中断。所有数据在被传输为止，为使发送FIFO的数据不变为空(EMPTY)，向TXFTLR寄存器中加入阈值，由中断需要补充数据。

接收模式时(TMOD＝10b)，选择从机设备后，如果向发送FIFO写入虚拟数据，则传输开始。接收多个数据时，连续出现虚拟数据。接收工作完成时，是接收输入CTRLR1寄存器的NDF的接收数据数的帧数据时。此时，需要对NDF中填入比欲接收数据数少1的帧数据数。

在EEPROM读模式时(TMOD＝11b)，选择从机设备(EEPROM)后，如果向发送FIFO写入OP码或地址，则开始传输。此时，发生发送空(EMPTY)。当接收到帧数据数时传输完成，帧数据数为从EEPROM向CTRLR1寄存器的NDF中输入的接收数据数的帧数据数。此时，需要对NDF中填入比欲接收数据数少1的帧数据数。由于写传输控制的OP码和地址以外的冗长数据时，忽略接收数据，所以应该注意。

图107是表示SPI串行传输格式(CTRLR0：SCPOL＝0，SCPH＝0，FRP＝00b)的时序图。图108是表示SPI串行传输格式(CTRLR0：SCPOL＝1，SCPH＝1，FRP＝00b)的时序图。图109是表示SSP串行传输格式(FRP＝01b)的时序图。

对由Microwire设定的串行传输进行说明。Microwire设定只能半双工传输。来自SSI模块的控制数据输出至从机之后，才能进行发送工作和接收工作。

SI_CSBn的下降沿作为来自SSI模块的控制数据发送的开始的触发。SSI_CLK的半个时钟之后，向SSI_D0输出控制位的MSB。控制数据可设置为1位至16位(由CTRLR0:CFS[15:12]设定)之间，与SSI_CLK的下降沿同步输出。此时，SSI_DIN为高阻态，不被从机所驱动。发送、接收的转换由MWCR寄存器的MDD位决定。

数据接收时，来自SSI模块的控制数据传输后的时钟周期里，从机将SSI_DIN驱动为“0”之后，与SSI_CLK的下降沿同步，传输4位至16位的数据。SSI_CSBn在数据传输完成的半个周期之后回到“1”的非有效状态。与控制数据传输1个相对，读1帧数据的情况下，设MWCR：MWMOD＝“0”，进行非连续数据传输。连续接收数据的情况下，设MWCR：MWMOD＝“1”，设定连续数据传输时，从从机方连续输出帧数据。

数据发送时，来自SSI模块的控制数据发送接下来的时钟内发送帧数据。由于SSI模块不支持连续发送，可以将1个命令和1个帧数据的对只发送需要的次数即可。每当1次的数据发送(命令+数据)时，也可以进行与从机设备的握手。设定MWCR寄存器的MHS位为“1”时，在1数据帧传输后SSI_DIN的状态变为准备(READY)为止，等待下次传输，开始命令数据的发送。

图110为表示Microwire设定下的数据接收格式(FRP＝10b)的时序图。图111为表示Microwire设定下的数据发送格式的时序图。

(图像处理模块)

对图像处理模块的概要进行说明。本LSI的图像处理模块大体划分为共计3种模式的工作模式，为：普通观看(NORMAL-VIEWER)模式，相机接口(Cameral I/F)与视频编码器(VIDEO-Encoder)工作，相机图像在TV上显示；相机-JPEG(CAMERA-JPEG)模式，相机接口和JPEG编码器(JPEG Encoder)工作，进行相机图像的录像；JPEG-解码(JPEG-DECODE)模式，相机接口和JPEG解码器工作。这些模式的切换可由寄存器设定。

图112为图像处理模块工作模式表。所有模式下都可以寄存器访问和存储器访问。由于I2C接口需要图像处理用的时钟(IMG_CLK)，所以XIN、AXIN时钟停止时，任何模式都不工作。另外，对于I2S接口、SD控制器，由于独立生成时钟，不停止AU D_CLK、SDC_CLK的上面全部的模式下都可以使用。

到本LSI的图像处理模块的基址为0x30000000，但图像处理模块的访问都为间接寄存器寻址，写访问IDX寄存器的寄存器、存储器的地址而进行。在本LSI内部，向图像处理模块的CS为连接CSB3。索引存储器与其它的寄存器的访问控制，由地址A3、A2进行。

图113是用于说明本LSI的寄存器访问控制的表。此外，索引寄存器以外的寄存器的访问方法如下。

①设A3＝“1”，A2＝“0”，访问对象寄存器的地址设定为索引寄存器。

②设A3＝“1”，A2＝“1”，访问访问对象寄存器。

图114是用索引寄存器的寄存器访问的说明图。图115为索引寄存器IDX的详表。由IDX[15:0]，指定访问寄存器的地址。只要不改写索引寄存器的值，就可以访问相同的地址。

对图像处理模块的时钟体系控制进行说明。图116为时钟控制寄存器CLKCNT的详表。其内容如下：

AUD_EN：本LSI内部的音频模块的时钟使能

“0”：停止“1”：供给

TE_EN：TV编码器接口模块的时钟使能

“0”：停止“1”：供给

SCKEN：SCLK(图像处理模块内部的系统时钟)的时钟使能

“0”：停止“1”：供给

SD_EN：SD卡接口模块的时钟使能

“0”：停止“1”：供给

CMCKEN：CAMCKO的时钟使能

“0”：停止“1”：供给

对图像处理模块的1/n分频波形进行说明。本LSI中，1/n(n为整数)的分频波形，不论是如CAMCKO的输出至端子的时钟，还是本LSI内部使用的时钟，都生成如图117的分频波形。图117表示为本LSI的1/n分频波形的视图。此外，进行分频比转换的情况下，必须将对象的时钟的使能关闭。

图118为时钟分频寄存器1CLKDIV1的详表。SCLKDV[3:0]设定SCLK的分频比。源时钟为IMG_CLK。分频比由1/(SCLKDV+1)设定，可以设定为从1/1～1/16。

图119为时钟分频寄存器3CLKDIV3的详表。

CMCKDV[3:0]设定CAMCKO的分频比。源时钟为IMG_CLK。分频比由1/(CMCKDV+1)设定，可以设定为从1/1～1/16。

ACTSW设定SCLK与CAMCLKI的频率比率。设定内容如下：

00b：禁止设定

01b：fSCLK＝fCAMCKI下使用的情况

10b：fSCLK≥2×fCAMCKI下使用的情况

11b：禁止设定

(注)不能设定为fCAMCKI＞fSCLK，2×fCAMCKI＞fSCLK＞fCAMCKI

CAMCLKO_DLY设定CAMCKO的输出相位。设定内容如下：

“0”：无附加延迟

“1”：附加延迟(典型为5ns)

图120为CAMCLKO_DLY电路的结构图。

图121为时钟分频寄存器4CLKDIV4的详表。TEDV设定TV编码器接口模块的分频比。源时钟为TVE_CLK。设定内容如下。

“0”：不分频

“1”：1/2分频

对图像处理模块的模式控制进行说明。图122为硬件工作模式设定寄存器HWMODE的详表。

SD_OFF开启/关闭SDIF控制器功能。设定内容如下。此外，使用SDIF控制器的情况下应该首先开启此位。

“0”：关闭SD控制器功能。

“1”：开启SD控制器功能。

CAMOFF关闭相机相关端子的下拉电阻。设定内容如下：

“0”：设想相机工作状态。

关闭CAMVS，CAMHS，CAMD0-7，CAMCKI的下拉。

SDA，SDC，CAMCKO的状态根据寄存器设定。

“1”：设想相机停止状态。

开启CAMVS，CAMHS，CAMD0-7，CAMCKI的下拉。

SDA，SDC，CAMCKO的变为输出低。

SUSP进行暂停控制。HDMODE＝“0000”时，这一位写入“1”时，对本LSI的图像处理模块的始终供给SCLK停止，可以减低消耗电流(暂停状态)。从该模式还原，将这一位写入“0”即可。

MODE_EN使HDMODE有效。由于复位之后变为“0”，也可以写入“1”。

CAMACT监视CAM接口的工作状态。内容如下。

“0”：工作停止。

“1”：工作中。

HDMODE[3:0]设定^*CAM接口、JPEG编解码器(JPEG Codec)的工作模式。图123为HDMODE[3:0]寄存器设定值与工作模式的关系表。工作模式的切换，应该必须经由准备(READY)模式。另外，不应该设定为图123所示之外的HDMODE[3:0]，SUSP的组合。

对图像处理模块的中断控制进行说明。图像处理模块内部，有与本LSI的中断控制器独立的中断信号控制寄存器、中断状态寄存器、和中断屏蔽寄存器。CPU系统的中断控制器由于以电平中断、低有效而接收，图像处理模块的中断，则按照INTCNT寄存器的初始设定而进行中断。不应该变更INTCNT。

图124为中断控制寄存器INTCNT的详表。

INT_POL设定中断逻辑。设定内容如下。

“0”：发生“高”的中断

“1”：发生“低”的中断

INT_SEL选择边沿中断/电平中断。设定内容如下。

“0”：电平中断(输出状态的逻辑和)

“1”：边沿中断(根据各个中断原因输出32×tSCLK的脉冲)

中断原因发生的情况下，图像处理模块根据下面的寄存器设定生成中断信号，作为图像处理模块的中断通知CPU的中断控制器。中断状态寄存器在中断发生时，对应位变为1。将此寄存器的各位写入“0”时，其位由“0”清除。中断也可以以电平中断输出低有效信号至CPU方的中断控制器(INTCNT设定)。

图125为中断状态寄存器1：INTST1的详表。CAMST_INT可以读出相机图像获取开始中断状态(“1”：中断发生)。CAMVS_INT可以读出CAMVS中断状态(“1”：中断发生)。CAMED_INT可以读出相机图像获取完成中断状态(“1”：中断发生)。如此，与中断发生所对应的位成为“1”。此寄存器的各位写入“0”时，那一位由“0”清除。设定屏蔽的情况下，状态位不能为“1”，也不发生中断。CAMVS_INT由CAMVS的下降(VSPOL＝“L”的情况下为上升)而发生中断。

图126为中断状态寄存器2：INTST2的详表。AUDIO_INT对于AUDIO模块所发生的中断能读出中断状态(“1”：中断发生)。TE_HOST_INT对于TE-Encoder接口模块所发生的中断能读出中断状态(“1”：中断发生)。SD_INT能读出SD卡接口的中断状态(“1”：中断发生)。RING_INT为库写(Bank Write)完成中断，在相机-JPEG模式下每当对帧存储器的压缩/解压数据的写完成了对帧存储器的1个库时发生(“1”：中断发生)。JD_ED_INT为JPEG解码完成中断，在JPEG解码完成时发生(“1”：中断发生)。JE_ED_INT为JPEG编码完成中断，在JPEG编码完成时发生(“1”：中断发生)。如此，与中断发生所对应的位成为“1”。此寄存器的各位写入“0”时，那一位由“0”清除。设定屏蔽的情况下，状态位不能为“1”，也不发生中断。

图127为中断屏蔽寄存器1：INTMSK1的详表。CAMST_MSK屏蔽相机图像获取开始中断。CAMVS_MSK屏蔽CAMVS中断。CAMED_MSK屏蔽相机图像获取完成中断。任何寄存器都由“0”进行屏蔽解除，由“1”进行屏蔽设定。此外，保留(RESERVE)位不应该进行“0”写入。

图128为中断屏蔽寄存器2：INTMSK2的详表。AUDIO_MSK屏蔽AUDIO模块所发生的中断。TE_HOST_MSK屏蔽TE-Encoder接口模块所发生的中断。SD_MSK屏蔽SD卡接口的中断。RING_MSK屏蔽JPEG码写完成库中断。JD_ED_MSK屏蔽JPEG解码完成中断。JE_ED_MSK屏蔽JPEG编码完成中断。任何寄存器都由“0”进行屏蔽解除，由“1”进行屏蔽设定。此外，保留(RESERVE)位不应该进行“0”写入。

对于从CPU至图像处理模块的访问进行说明。以16位宽从主机(host)可经由外部存储器接口而访问图像处理模块。分配了CSB3。从CPU可访问的对象如图129所示。图129为本LSI系统的可访问对象一览表。基本而言，通过设定从CPU的图像处理模块的寄存器而访问，可控制作为系统的可访问对象。

图像处理模块的存储器结构如图130，可通过各存储访问寄存器或是ABS访问寄存器而读/写。图130为图像处理模块的ABS地址配置图。

(相机模组接口)

图像处理模块的相机模组接口，根据寄存器设定而进行对来自外部连接的相机模组的数据、时钟、和同步信号的获取处理。获取的拍摄图像数据，转换为由IC内部处理的共同的YUV4:4:4的格式，实施放大、图像处理的滤波处理、根据帧存储器的图像大小设定和图像处理功能的缩小、任意矩形的切取、亮度变换(D range Up/Down)的处理。根据寄存器设定而生成的写入帧存储器的相机图像数据，根据存放位置寄存器的设定，粘贴至设定图像大小内的任意位置。帧存储器内的数据格式为YUV＝4:2:2，或是RGB＝5:6:5(可选择RGB_FRAME＝IDX:0030h)。

图131为相机模组接口的模块图。

图132为与相机模组的接口信号一览表。此外，有效电平有“*”记号的信号可由寄存器设定。

对于系统时钟和相机时钟的关系进行说明。可分频设定本LSI的IMG_CLK，作为CAMCKO时钟供给相机模组(对于IMG_CLK的分频设定，参照时钟发生器项)。来自相机的数据同步时钟CAMCKI时钟，与系统时钟SCLK之间的关系，由ACTSW(IDX：00D3h CLKDIV3[5:4])的设定，需要设定为满足以下式子。

ACTSW＝“01b”时：fSCLK＝fCAMCKI

ACTSW＝“10b”时：fSCLK≥2×fCAMCKI

然而，上式中fSCLK为对本LSI的图像处理模块的时钟周期数，fCAMCKI为对CAMCKI端子的输入时钟周期数。此外，禁止设定ACTSW＝“00b”～“11b”。另外，不能设定为fCAMCKI＞fSCLK，2×fCAMCKI＞fSCLK＞fCAMCKI。

对相机时钟与图形数据的关系进行说明。来自相机的数据同步时钟CAMCKI时钟，不仅在相机的图像数据有效的区间，而且在图像数据无效的区间(同步区间)也需要对本LSI输入。各种模式下应输入CAMCKI的区间如图133所示。图133是表示相机时钟(CAMCKI)需要区间的表。

对相机模组接口的图像数据时序进行说明。图134为表示相机模组接口的相机图像信号相关的时序条件的时序图。图135为ICMS、ICMH的设定表。

对相机图像处理控制进行说明。设定相机模组接口的相机信号逻辑的寄存器CAMIF在图136中表示。图136为相机信号逻辑设定寄存器CAMIF的详表。

CAMRST开启相机模组接口模块整体的复位。设定内容如下。

“0”：相机模组接口模块进行通常工作。

“1”：相机模组接口模块设定为复位状态。

(注)开启复位的情况下，不应该将同一IDX地址的其它值改变。

VSPOL设定CAMVS信号的有效逻辑。设定内容如下：

“0”：低区间为有效数据(高为无效(sink)区间)

“1”：高区间为有效数据(低为无效(sink)区间)

HSPOL设定CAMHS信号的有效逻辑。设定内容如下：

“0”：低区间为有效数据(高为无效(sink)区间)

“1”：高区间为有效数据(低为无效(sink)区间)

CKPOL设定CAMCKI信号的CAMDAT同步的有效边沿。设定内容如下：

“0”：下降沿有效(CAMDAT与下降沿同步变化)

“1”：上升沿有效(CAMDAT与上升沿同步变化)

RGB设定CAMDAT的颜色成分。设定内容如下：

“0”：CAMDAT的颜色成分为YUV的情况(只有4:2:2的模式)

“1”：CAMDAT的颜色成分为RGB的情况(只有4:4:4的模式)

SUB OFFSET在CAMDAT的颜色成分为YUV的情况下，设定Y成分的偏移量(offset)。设定内容如下。然而，RGB＝“H”的情况下，设定变为无效。

“0”：Y颜色成分无偏移量。

“1”：Y颜色成分有偏移量。(从Y成分减去16)

RGBORD[2:0]设定RGB数据的排列。设定内容如下。

000b：RGBRGB...001b：RBGRBG...

010b：GRBGRB...011b：GBRGBR...

100b：BRGBRG...101b：BGRBGR...

110b：设定禁止111b：设定禁止

YUVORD[1:0]指定YUV数据的排列。设定内容如下。

00b：YUYVYUYV...01b：YVYUYVYU...

10b：UYVYUYVY...11b：VYUYVYUY...

此外，需要将保留(RESERVE)位、保留1(RESERVE1)位同时写入“0”。

图137为相机信号帧开始像素位置寄存器CAMTIM的详表。CYS[7:0]设定Y方向帧开始像素位置(0～255)。CXS[7:0]设定X方向帧开始像素位置(0～255)。

对于来自相机的所有数据范围，开始滤波处理的开始像素位置由CAMTIM寄存器(CXS[7:0]，CYS[7:0])设定。水平扫描方向上以CAMHS信号变为有效电平的最先的数据位置作为X＝0而处理。垂直扫描方向上以CAMVS信号变为有效电平的最先的数据位置作为X＝0而处理。

图138为用于说明相机数据处理开始位置指定的示意图。

图139为相机图像滤波处理选择寄存器CAMFLT的详表。CAMFLT[2:0]设定对相机图像的滤波处理方法(参照图140)。

图140为CAMFLT寄存器设定值与滤波处理方法的相关表。此外，边沿提取1中，进行黑白边沿的提取。另外，边沿提取2中，保存在边沿的原图像颜色。

图141为相机图像黑白处理阈值寄存器FLTTHD的详表。FLTTHD[7:0]指定相机图像的黑白处理的阈值。

P’(x)＝(P(x)≥FLTTHD)？0FFh:00h

P’(x)：滤波处理后的位置x的像素

P(x)：滤波处理前的位置x的像素

图142为相机图像棕褐色处理系数寄存器FLTSEP的详表。SEPIAR[7:0]在相机图像的棕褐色处理时，设定R成分的加减系数。SEPIAR[7]为符号位。在设定负数时可以设定2的补数的系数。SEPIAB[7:0]在相机图像的棕褐色处理时，设定B成分的加减系数。SEPIAB[7]为符号位。在设定负数时可以设定2的补数的系数。

图143为相机图像棕褐色处理范围寄存器SEPRNG的详表。SEPRNG[4:0]在相机图像的棕褐色处理时，进行计算数据范围的设定。

R’(x)＝(G(x)≤SEPRNG||G(x)≥FFh-SEPRNG)？G(x)：G+SEPIAR

G’(x)＝G(x)

B’(x)＝(G(x)≤SEPRNG||G(x)≥FFh-SEPRNG)？G(x)：G+SEPIAB

R’(x)：滤波处理后的位置x的R成分

G’(x)：滤波处理后的位置x的G成分

B’(x)：滤波处理后的位置x的B成分

R(x)：滤波处理前的位置x的R成分

G(x)：滤波处理前的位置x的G成分

B(x)：滤波处理前的位置x的B成分

图144为相机图像处理边沿提取1系数寄存器FLTCOEF的详表。

FLTEBS[3:0]设定相机图像的浮饰(emboss)处理时的系数。

00^**b：1/4倍  01^**b：1/2倍

1000b：1倍  1001b：2倍

1010b：3倍  1011b：4倍

1100b：5倍  1101b：6倍

1110b：7倍  1111b：8倍

P’(x)＝FLTEBS×(P(x-1)-P(x+1))+80h

FLTEDG1[3:0]设定^*相机图像的边沿提取1时的系数。

00^**b：1/4倍  01^**b：1/2倍

1000b：1倍  1001b：2倍

1010b：3倍  1011b：4倍

1100b：5倍  1101b：6倍

1110b：7倍  1111b：8倍

tmp_P’(x)＝FLTEDG1×(P(x-1)-P(x+1))

P’(x)＝(tmp_P’(x)≥FLTTHD)？0FFh:00h

图145为相机图像处理边沿提取2系数寄存器FLTEDG2的详表。

FLTEDG2[3:0]指定相机图像的边沿提取2处理时的系数。

00^**b：1/4倍  01^**b：1/2倍

1000b：1倍  1001b：2倍

1010b：3倍  1011b：4倍

1100b：5倍  1101b：6倍

1110b：7倍  1111b：8倍

EDG2OFS[6:0]指定相机图像的边沿提取2处理时的RGB成分的偏移值。

Tmp_P’(x)＝FLTEDG2×(P(x-1)-P(x+1))+80h

P’(x)＝(Tmp_P’(x)＞80h+EDG20FS||Tmp_P’(x)＜80h-EDG20FS)？00h:Tmp_P’(x)

此外，FLTTHD、FLTSEP、FLTCOFF、FLTEDG2在物理上是同一个寄存器。在从某个滤波处理转移至其他滤波处理的情况下，优选为进行其滤波处理所对应的寄存器的设定。

图146为X方向的相机图像大小寄存器CXSIZE的详表。CXSIZE[10:0]设定X方向的相机图像大小。应设定为偶数值。

图147为Y方向的相机图像大小寄存器CYSIZE的详表。CYSIZE[10:0]设定Y方向的相机图像大小。

图148为X方向切取开始位置寄存器CAMRSX的详表。CAMRSX[10:0]设定对缩小后的相机图像切取的X方向开始位置。应设定为偶数值。

图149为Y方向切取开始位置寄存器CAMRSY的详表。CAMRSY[10:0]设定对缩小后的相机图像切取的Y方向开始位置。

图150为X方向切取结束位置寄存器CAMREX的详表。CAMREX[10:0]设定对缩小后的相机图像切取的X方向结束位置。应设定为奇数值。

图151为Y方向切取结束位置寄存器CAMREY的详表。CAMREY[10:0]设定对缩小后的相机图像切取的Y方向结束位置。

此外，在旋转的情况(ROT(IDX_ADDRESS:0030h MEMCNT[10]＝“1”))下，应将(CAMREY-CAMRSY+1)设定为偶数。

图152为亮度分量放大设定寄存器CAMYD的详表。CAMYD[2:0]设定亮度分量的放大倍数。然而，由放大设定超过255的像素被固定为255。图153为寄存器设定值与放大倍率的关系表。

图154为X方向缩小率设定寄存器CXSRK的详表。CXSRK[10:0]设定X方向(主扫描方向)的缩小率。缩小率的设定由下式计算。此外，CXSRK寄存器不应设定为“0”。另外，CXSRK应设定为偶数，且设定为CXSIZE/16≤CXSRK≤CXSIZE。

X方向缩小率＝CXSRK/CXSIZE

图155为Y方向缩小率设定寄存器CYSRK的详表。CYSRK[10:0]设定Y方向(副扫描方向)的缩小率。缩小率的设定由下式计算。此外，CYSRK寄存器不应设定为“0”。另外，CYSRK应设定为偶数，且设定为CYSIZE/16≤CYSRK≤CYSIZE。

Y方向缩小率＝CYSRK/CYSIZE

图156为缩小算法设定寄存器SRKTYPE的详表。

YOFFSET在Y方向的双线性计算时，总是将生成像素位置计算为参照行和当前行的中间。设定内容如下。

“0”：根据双线性运算

“1”：生成像素为参照行与当前行的中间。

CYTYPE设定Y方向(副扫描方向)的抽取处理时的加法平均开/关(ON/OFF)。设定内容如下。

“0”：无加法平均

“1”：进行与前一行的加法平均处理。

CXTYPE设定X方向(主扫描方向)的抽取处理时的滤波系数开/关。设定内容如下。

“0”：无滤波

“1”：对X方向滤波处理、进行抽取(参照图157)。

图157为X方向滤波系数的一览表。

对双线性进行说明。输出生成像素时，对相关4点的像素的值，根据与生成像素的距离进行加权，计算生成像素的输出值。此外，在第1行的情况下，只由主扫描方向的值，而在行的最先的情况下则只由副扫描方向的值，决定输出像素值。生成像素的计算公式如下式所示。

生成像素＝(1/162)×(x×y×α1+x’×y ×α2+x ×y’×β1+x’×y’×β2)

其中，x+x’＝y+y’＝16。

图158为双线性的算法概要图。

(2线式串行设定控制(I2C))

本LSI内置2线式串行接口(I2C)，用于相机模组的设定变更、相机模组的状态读出。通过将开始位置“1”，而进行8位单位的数据的读或写。由SERIB_SEL位，可选择8位单位的字节传输或是序列传输。

读序列(开始设定后的自动传输)如下。

(1)开始条件的生成

(2)相机模组固有地址的输出和写设定的输出

(3)确认(acknowledge)的接收

(4)相机模组内的读出对象地址的输出(写入)

(5)确认的接收

(6)开始条件的生成

(7)相机模组固有地址的输出和读设定的输出

(8)确认的接收

(9)来自相机模组的读出数据的获取

(10)确认的生成

(11)停止条件的生成

写序列(开始设定后的自动传输)如下。

(1)开始条件的生成

(2)相机模组固有地址的输出和写设定的输出

(3)确认的接收

(4)相机模组内的读出对象地址的输出(写入)

(5)确认的接收

(6)写入数据的传输

(7)确认的接收

(8)停止条件的生成

图159为表示2线串行接口的动作的时序图。2线串行接口的时钟SDC的周期，是将供给图像处理模块的时钟周期(tIMG)IMG_CLK由寄存器分频设定而发生的内部系统时钟周期(tSCLK)SCLK的1/32分频作进一步分频设定而生成的。

tSDC＝tSCLK×(2+32×(PERI_SDC[3:0]+1))

tSCLK：图像处理模块内部的系统时钟SCLK的时钟周期

PERI_SDC[3:0]：对SDC时钟生成用的SCLK作1/32分频的时钟作分频设定

图160为表示2线串行接口的时序条件的表。该时序条件都是在I1VDD×1/2、I2VDD×1/2的阈值下规定的。

对2线式串行设定控制相关的寄存器进行说明。

图161为串行接口控制寄存器SERICNT的详表。

SERI_DAT[7:0]设定串行传输数据。写设定SERI_RW时设定对从机设备的写数据。读设定SERI_RW时存放来自从机设备寄存器的读数据。

PERI_SDC[3:0]设定SDC周期。串行传输时钟周期为tSDC＝tIMG×(2+32×(PERI_SDC+1))。SDC周期可设定为1～16的范围。

SERI_ST为串行传输开始标志。通过写入“1”而开始串行传输。传输开始后，自动变为“0”。此外，读出时一直读出“0”。写入“1”后5×tIMG期间不应访问主机。

SERI_BSY为表示串行传输中的忙标志。设定内容如下。

“0”：空闲状态

“1”：串行传输中

此外，忽略对该位的写操作。

ACK_STAT为串行传输的确认(ACK)状态。写传输时，读出设备地址、寄存器地址、写数据的各个确认的或结果。

读传输时，2次发出设备地址，读出寄存器地址的各确认的或结果。由于读数据传输后的确认总是为非确认(高)，所以忽略该确认。设定内容如下。

“0”：正常传输

“1”：传输时有异常。

此外，忽略对该位的写操作。

SERI_RW设定串行传输读/写。设定内容如下。

“0”：读

“1”：写

图162为串行传输设备地址设定寄存器SERIDEVADR的详表。

SERI_HZ设为强制输入SDA、SDC。设定内容如下。

“0”：SDA、SDC的输入输出由其它的设定而决定。

“1”：SDA、SDC为输入。

DEV_TYPE对设备地址的位宽进行指定。设定内容如下。

“0”：设备地址7位(传输SERI_DEVADR[6:0]的设定值)

“1”：设备地址10位(传输SERI_DEVADR[9:0]的设定值)

SERI_EN进行串行传输模块的使能设定。设定内容如下。

“0”：禁止工作

“1”：允许工作

SERIB_SEL选择字节传输和序列传输。设定内容如下。

“0”：序列传输

“1”：字节传输

SERI_DEVADR[9:0]对相机模组的设备地址进行设定。7位设备地址由SERI_DEVADR[6:0]设定。

SERI_HZ、CAMOFF和SDA1、SDA2、SDC1、SDC2的工作关系如图163。图163为SERI_HZ、CAMOFF和SDA、SDC的工作关系表。

图164为串行传输寄存器地址设定寄存器SERI2NDADR的详表。SERI_2NDADR[7:0]设定相机模组的寄存器地址。

图165为各标志与传输方式的关系表。

串行传输可在READY模式、普通观看模式、和相机-JPEG模式下工作(IMG_CLK的供给有效时)。SDA1与SDA2，和SDC1与SDC2，在本LSI内部采用线与(Wired-AND)逻辑输入。另外，对于输出，仅主机的1输出向双方的端子输出。

图166为串行接口字节控制寄存器SERIBYTECNT的详表。

SERIB_DAT[7:0]设定串行字节传输数据。写设定SERI_RW时设定对从机设备的写数据。读设定SERI_RW时存放来自从机设备寄存器的读数据。

ADD_START决定在串行字节传输前是否附加开始条件。设定内容如下。

“0”：不附加开始条件

“1”：附加开始条件

ADD_STOP决定在串行字节传输后是否附加停止条件。设定内容如下。

“0”：不附加停止条件

“1”：附加停止条件

NOACK决定在串行字节传输时是否发送确认。设定内容如下。

“0”：发送确认

“1”：不发送确认

CONTINUE在继续串行字节传输的情况下设定“1”。设定为“1”时，传输在确认后SDC在变为“低”的状态下结束。设定为“0”时，SDC在变为“低”之后，进一步地SDC变为“高”而结束。设定内容如下。

“0”：确认后SDC由低变为高而结束。

“1”：确认后SDC变为低而结束。

SERIB_ST为串行字节传输开始标志。通过写入“1”而开始串行字节传输。传输开始后自动变为“0”。此外，读出时一直读出“0”。写入“1”后5×tSCLK期间不应访问主机。

图167为串行字节读传输工作时的波形图。此外，本图表示串行字节读传输以图中的设定进行3次时的波形。

(图像模块内存储器)

对于图像存储器大小的设定进行说明。本LSI具有能存放2面的320×240像素(QVGA)大小的帧存储器。将帧存储器作为图像存储器使用的情况下，需要指定横向和纵向的像素大小。

图168为帧存储器水平方向大小设定寄存器IMGHSIZE的详表。IMGH[8:0]指定帧存储器的图像大小的水平方向像素大小。可设定为从2～510。IMGH应设定为偶数值。未设定为偶数值的情况下工作不能保证。

图169为帧存储器垂直方向大小设定寄存器IMGVSIZE的详表。IMGV[8:0]指定帧存储器的图像大小的垂直方向像素大小。可设定为从2～511。应设定为IMGH×IMGV≤163840。

在使用具有2面的320×240像素帧的情况下，在以能独立访问内部RAM的边界为基准而处理2面。内部有10个模块的32KB的RAM。通过使用2面的160KB，可以有下面的使用方法：一边输入来自相机的图像，一边输出至电视；或是一边以JPEG解压码图像，一边将已解压的JPEG图像输出至电视。

图170为用于说明帧存储器的2面使用的存储器映射。

对存储器操作相关的寄存器进行说明。

图171为存储控制寄存器MEMCNT的详表。

RGB_FRAME设定向帧存储器的像素数据的保存格式。设定内容如下：

“0”：YUV422格式

“1”：RGB＝5:6:5格式

ROT设定来自CAM接口的数据至帧存储器的写入方向。设定内容如下。

“0”：相机扫描方向＝帧存储器图像扫描方向

“1”：相机扫描方向＝rot90(rot90为存储器存放方向的90°旋转操作)

VFLIP将来自CAM接口的图像以X轴为中心上下翻转，存放于存储器。设定内容如下。

“0”：通常

“1”：上下翻转

HFLIP将来自CAM接口的图像以Y轴为中心左右翻转，存放于存储器。设定内容如下。

“0”：通常

“1”：左右翻转

TRON设定透明色设定的有效/无效。设定内容如下。

“0”：有效

“1”：无效

SWAP_BYTE设定访问内部存储器时的字节序，对存储器访问寄存器MEMACS_ABS(IDX：0036h)、RING_RD(IDX：003Fh)、MEMACS_YUV(IDX：0033h)、MEMACS_RGB(IDX：0034h)有效。本LSI内部所有模块都以大端而工作。设定内容如下。

“0”：大端

“1”：小端

INCMTH设定访问存储器访问寄存器的情况下地址的增加(increment)方法。设定内容如下。

“0”：无条件增长(只有写入开始地址有效。即使超过写入结束地址而写入，也会进行地址的增长。)

“1”：矩形增长

此外，不应对RESERVED(保留)位写入1。

图172为相机图像存放开始X位置设定寄存器MEMCSTAX的详表。MEMCSTA_X[8:0]设定存放来自相机模组的图像至帧存储器时的X开始地址。可以设定为0～508。MEMCSTA_X应设定为偶数值，应设定为MENCSTA_X＜IMGH。

图173为相机图像存放开始Y位置设定寄存器MEMCSTAY的详表。MEMCSTA_Y[8:0]设定存放来自相机模组的图像至帧存储器时的Y开始地址。可以设定为0～510。应设定为MENCSTA_Y＜IMGV。

图174为存储访问寄存器YUV：MEMACS_YUV的详表。MEMACS_YUV[15:0]为以帧存储器的YUV格式的访问而使用。忽视相机图像获取中、向TV编辑器的数据传输中、JPEG编解码器工作中的读出工作，读出值变为无效值。

图175为表示YUV数据写入格式的表。图176为表示YUV数据读出格式的表。

读操作、写操作应该分别进行2次。未进行分别2次的访问的情况下，读操作和写操作无法保证。在读的情况下，最先应进行一次镜像读取。在帧存储器为RGB＝5:6:5的格式的情况下，最先应进行2次镜像读取。另外，地址自动增加。不论是读还是写的访问，地址都增加。在访问的情况下，不应使读和写混合。由索引读访问，读操作和写操作被清除。MEMACS_YUV访问开始前，应需进行索引读访问。帧存储器为RGB＝5:6:5的格式时，在YUV写入的情况下最后应进行镜像写入。

图177为存储访问寄存器RGB：MEMACS_RGB的详表。MEMACS_RGB[15:0]读出时可读出存储器的内容。相机图像获取中，向TV编码器的数据传输中，JPEG Codec的工作中的读出操作被忽略，读出值为无效值。

图178为表示RGB数据写入格式的表。图179为表示RGB数据读出格式的表。

读操作、写操作应该分别进行2次。未进行分别2次的访问的情况下，读操作和写操作无法保证。在读的情况下，在帧存储器为YUV＝4:2:2的格式的情况下，最先应进行2次镜像读取；在帧存储器为RGB＝5:6:5的格式的情况下，最先应进行1次镜像读取。另外，地址自动增加。不论是读还是写的访问，地址都增加。在访问的情况下，不应使读和写混合。由索引读访问，读操作和写操作被清除。MEMACS_RGB访问开始前，应需进行索引读访问。

图180为存储访问寄存器ABS：MEMACS_ABS的详表。MEMACS_ABS[15:0]用在本LSI的全部存储区域的绝对地址指定的访问。相机图像获取中，向TV编码器的数据传输中，JPEG Codec的工作中的读出操作被忽略，读出值为无效值。

读操作、写操作应该分别进行2次。未进行分别2次的访问的情况下，读操作和写操作无法保证。未进行1次的访问的情况下，读操作和写操作无法保证。在读的情况下，最先应进行1次镜像读取。不论是读还是写的访问，地址都增加。在访问的情况下，不应使读和写混合。由索引读访问，读操作和写操作被清除。MEMACS_ABS访问开始前，应需进行索引读访问。

图181为存储矩形访问开始X位置设定寄存器MEM_ADR_STX的详表。MEM_ADR_STX[8:0]设定对帧存储器的矩形访问开始X地址。可设定为0～508。MEM_ADR_STX应设定为偶数值。应设定为MEM_ADR_STX＜IMGH的值。

图182为存储矩形访问开始Y位置设定寄存器MEM_ADR_STY的详表。MEM_ADR_STY[8:0]设定对帧存储器的矩形访问开始Y地址。可设定为0～509。应设定为MEM_ADR_STY＜IMGV的值。

图183为存储矩形访问结束X位置设定寄存器MEM_ADR_EDX的详表。MEM_ADR_EDX[8:0]设定对帧存储器的矩形访问结束X地址。可设定为0～509。MEM_ADR_EDX应设定为奇数值。应设定为MEM_ADR_EDX＜IMGH的值。另外，应设定为MEM_ADR_EDX＞MEM_ADR_STX的值。

图184为存储矩形访问结束Y位置设定寄存器MEM_ADR_EDY的详表。MEM_ADR_EDY[8:0]设定对帧存储器的矩形访问结束Y地址。可设定为0～510。MEM_ADR_EDY应设定为奇数值。应设定为MEM_ADR_EDY＜IMGV的值。另外，应设定为MEM_ADR_EDY＞MEM_ADR_STY的值。

图185为表示(x，y)地址指定与存储地址的关系(例如：176×220设定时)的表。

图186为存储绝对地址设定1寄存器MEM_ADR_ABS1的详表。图187为存储绝对地址设定2寄存器MEM_ADR_ABS2的详表。{MEM_ADR_ABS2[1:0]，MEM_ADR_ABS1[15:0]}设定对本LSI的存储空间的绝对地址。设定内容如下。

MEM_ADR_ABS2[1]＝MSB

MEM_ADR_ABS1[0]＝LSB

图188为存储数据透明色设定寄存器MEMTRANS的详表。MEMTRANS[15:0]设定对帧存储器的数据写入时的透明色。与此处设定数据相同值的写入数据不对帧存储器写入。通过使用该功能，在显示数据的基础上可实现图标的移动(参照图189)。即使写入了透明色数据也会增加地址。可以使用透明色功能的只有RGB格式的数据的写入。

图189为表示使用透明色设定的图标数据的写入的示意图。

图190为存储数据透明色屏蔽寄存器MEMTRMSK的详表。MEMTRMSK[15:0]设定对帧存储器的数据写入时的透明色的屏蔽位。在屏蔽位为“1”的情况下，忽略对应透明色设定寄存器的值。例如，设定MEMTRANS＝0xFFFF而MEMTRMSK＝0x0001的情况下，本LSI将0xFFFF与0xFFFE识别为透明色，不进行对同色的帧存储器的写入。

(TV编码器)

图像处理模块与TV编码器模块的内部连接，具有向TV输出帧存储器的数据的TV编码器接口。具有在对TV编码器IC的数据输出时由最大8倍的双线性的放大功能。图像处理模块与TV编码器的连接例如图191所示。图191为表示图像处理模块与TV编码器的连接例的系统连接图。

TV编码器接口工作的HDMODE(IDX：00D8h HWMODE[3:0])为下面2个模式。

·NORMAL-VIEWER模式

·JPEG-DECODE模式

TV编码器接口具有在X方向和Y方向上独立的至最大8倍为止的放大功能。放大由双线性进行。双线性放大由以下公式计算。

生成像素＝(x×y×α1+x’×y×α2+x×y’×β1+x’×y’×β2)

图192为表示放大时的像素位置与生成像素的示意图。

对TV编码器的接口相关的寄存器进行说明。

图193为TV编码器控制寄存器TE_CNT的详表。

OUT_FMT设定数据输出的格式。设定内容如下。

“0”：ITU-R.BT.601格式

“1”：ITU-R.BT.656格式

TE_VIDEO_M选择NTSC或是PAL。设定内容如下。

“0”：NTSC

“1”：PAL

TE_VFLIP对帧存储器的数据上下翻转，输出至TV编码器。设定内容如下：

“0”：普通输出

“1”：上下翻转输出

TE_HFLIP对帧存储器的数据左右翻转，输出至TV编码器。设定内容如下：

“0”：普通输出

“1”：左右翻转输出

TE_BACK_COL[3:0]指定背景显示色的颜色。设定内容如下。

0000b：蓝  0001b：黑  0010b：红  0011b：绿

0100b：黄  0101b：青  0110b：品红  0111b：50％白

1000b：100％白  其它：禁止设定

ENC_ON[1:0]进行TV编码器接口工作模式设定。图194为TV编码器接口工作设定表。

图195为TV编码器控制寄存器2：TE_CNT2的详表。ENC_ON[1]＝“H”的情况下，MODE_SHT应设定为“H”。

图196为帧存储器传输X开始位置TE_STX的详表。TE_STX[8:0]设定向TV编码器的帧数据的传输开始X坐标。可设定为0～508。TE_STX应设定为偶数值。未设定为偶数值的情况下无法保证工作。应设定为TE_STX＜IMGH。另外，应设定为TE_EDX-TE_STX+1≤320。

图197为帧存储器传输Y开始位置TE_STY的详表。TE_STY[8:0]设定向TV编码器的帧数据的传输开始Y坐标。可设定为0～509。应设定为TE_STY＜IMGV，TE_EDY-TE_STY+1≤320。

图198为帧存储器传输X结束位置TE_EDX的详表。TE_EDX[8:0]设定向TV编码器的帧数据的传输结束X坐标。可设定为1～509。TE_EDX应设定为奇数值。未设定为奇数值的情况下无法保证工作。应设定为TE_STX＜TE_EDX＜IMGH，TE_EDX-TE_STX+1≤320。

图199为帧存储器传输Y结束位置TE_EDY的详表。TE_EDY[8:0]设定向TV编码器的帧数据的传输结束Y坐标。可设定为1～510。应设定为TE_STY＜TE_EDY＜IMGV。在RGB_FRAME＝“L”(IDX：0030hMEMCNT[12])的情况下应设定为奇数值。另外，应设定为TE_EDY-TE_STY+1≤320。

图200为水平方向放大设定寄存器TE_EXPH的详表。TE_EXPH[8:0]设定对TV编码器传输的放大图像的水平方向放大大小。应设定为偶数值。另外，下面水平方向大小总是设定为偶数。向TV编码器传输的图像大小如下式。

水平方向大小＝TE_EDX-TE_STX+1+TE_EXPH(然而，在1～8倍为止的范围)

图201为垂直方向放大设定寄存器TE_EXPV的详表。TE_EXPV[9:0]设定对TV编码器传输的放大图像的垂直方向放大大小。向TV编码器传输的图像大小如下式。

垂直方向大小＝TE_EDY-TE_STY+1+TE_EXPV(然而，在1～8倍为止的范围)

图202为TV编码器输出水平方向开始位置设定寄存器TE_OUTSTH的详表。TE_OUTSTH[9:0]设定向TV编码器传输时的水平方向开始位置。该寄存器只在OUT_FMT(IDX：00B0h TE_CNT[15])＝“0”的设定时有效。OUT_FMT为“1”的设定的情况下，应该总是设定TE_OUTSTH为“0”。

图203为TV编码器输出垂直方向开始位置设定寄存器TE_OUTSTV的详表。TE_OUTSTV[8:0]设定向TV编码器传输时的垂直方向开始位置。该寄存器只在OUT_FMT(IDX：00B0h TE_CNT[15])＝“0”的设定时有效。OUT_FMT为“1”的设定的情况下，应该总是设定TE_OUTSTV为“0”。

进行对TV编码器模块相关的说明。接收来自TV编码器接口模块的TV输出数据，TV编码器模块生成复合(composite)信号(CVBS)。通过来自内置的电流DAC使电流流过VOUT端子附加的75Ω的下拉(DAVSS)，TV方末端75Ω时输出1.25VPP(TYP)。此时，IREF端子应该下拉2.4kΩ(DAVSS)。

对模拟合成输出格式进行说明。

图204为NTSC设定下的垂直消隐期的波形图。默认设定为显示第23行至第262行、和第286行至第525行。

图205为PAL设定下的垂直消隐期的波形图。默认设定为显示第46行至第285行、和第359行至第598行。

图206为NTSC设定下的彩条波形图。根据设置，白电平：可以设100IRE为108IRE，黑电平：可以设7.5IRE为0IRE。

图207为PAL设定下的彩条波形图。根据设置，白电平：可以设100IRE为108IRE，黑电平：可以设0IRE为-7IRE。

对TV编码器相关的寄存器进行说明。

图208为参数更新寄存器PARAMSET的详表。PARAMSET通过写入“1”而进行参数的更新。写入后在帧的顶端更新内部参数。该位在更新后自动清除。保留位(RESERVED)应写为“0”。

图209为模式寄存器MODE的详表。

MODE[1:0]设定TV编码器的工作模式。图210为工作模式一览表。

TH_TYPE进行对通过模式(through mode)的工作类型的设定。内部流水线段数相关的设定，本LSI中应设定为“1”。

SUSP进行对TV编码器的暂停模式的设定。暂停模式下TV不输出。设定内容如下。

0：暂停模式解除

1：暂停模式

应该在RESERVED1写入“1”，在RESERVED写入“0”。

图211为输入接口格式指定寄存器YUVIFSET的详表。

YUV_XST[1:0]设定Hsync有效后的至数据有效为止的延迟。应设定为00b。

YUVORD[1:0]设定对TV编码器的YCbCr的输入格式(顺序)。本LSI应设定为10b。

ITU656EN设定输入、输出的数字接口。应与TECNT寄存器：IDX00B0h的OUT_FMT设定相合。设定内容如下。

0：Hsync，Vsync信号

1：ITU656格式

RESERVED1应写入“1”。

图212为监视器X方向像素大小设定寄存器XSIZE_L、XSIZE_H的详表。XSIZE[10:0]设定使用相机的X方向的像素。可设定为144～1024。

图213为监视器Y方向像素大小设定寄存器YSIZE_L、YSIZE_H的详表。YSIZE[10:0]设定使用相机的Y方向的像素。

图214为TV编码器复位寄存器PWD的详表。

DAC_POW开启/关闭TV编码器(TV_ENCODER)内置的DAC工作。复位解除后DAC从开启状态开始。设定内容如下。

0：DAC动作开启

1：DAC动作关闭

LOGIC_POW进行TV_ENCODER内部时钟的开启/关闭。设定内容如下。

0：关闭内部时钟

1：开启内部时钟

此外，复位之后的初始状态下从DAC工作开启状态开始。

图215为TV编码器显示模式寄存器DISP的详表。

LEVEL调整TV_ENCODER内置的TV编码器的DAC输出白电平。设定内容如下。

0：相当于白电平100IRE

1：相当于白电平108IRE

DISP0选择TV_ENCODER内部的TV编码器的工作模式。方形像素模式下，水平方向的640像素扩展为720像素。时钟输入为27MHz以外的情况下，此位应写为“0”。设定内容如下。

0：等效像素模式

1：方形像素模式

图216为TV编码器视频模式寄存器VIDEO的详表。

NTPAL选择TV_ENCODER内置的TV编码器的视频输出模式。设定内容如下。

0：NTSC

1：PAL

Q_FSC选择TV_ENCODER内部的TV编码器的时钟工作模式。应输入选择模式的时钟。设定内容如下。

0：27MHz时钟工作

1：4fsc时钟工作(时钟输入为8fsc)

PAL28在TV_ENCODER内部的TV编码器的时钟工作模式为PAL下28.375MHz的情况下开启。设定内容如下。

0：PAL下28.375MHz时钟不工作的情况

1：PAL下28.375MHz时钟工作的情况

此外，保留位(RESERVED)应写为“0”。

可使用的设定如图217。不应为其它的设定。图217为TV编码器频率设定一览表。

图218为TV编码器视频模式寄存器CVBS的详表。

CVBS_OUT选择TV_ENCODER内置的TV编码器的视频输出(DAC)的开/关。设定内容如下。

0：DAC无输出。(此时输出29/32*VF_DA的电压。)

1：DAC输出为输出CVBS(合成视频信号)。

IMAGE_OUT[1:0]选择TV_ENCODER内部的TV编码器的视频输出数据。设定内容如下。

00b：保留(RESERVED)

01b：在全画面范围内输出BGCOL寄存器所选的颜色。

10b：保留

11b：输出图像。背景区域输出BGCOL寄存器所选的颜色。

图219为背景色寄存器BGCOL的详表。BGCOL[3:0]选择TV_ENCODER内置的TV编码器的视频输出(DAC)背景色。设定内容如下。

00(hex)：蓝色背景色(默认)

01(hex)：黑色背景色

02(hex)：红色背景色

03(hex)：绿色背景色

04(hex)：黄色背景色

05(hex)：青色背景色

06(hex)：品红色背景色

07(hex)：灰色背景色

08(hex)：白色背景色

其它：不应设定

图220为TV编码器彩条测试寄存器COLBAR的详表。COLBAR将TV_ENCODER内置的TV编码器的输出作为彩条输出。设定内容如下。

0：输出TV_ENCODER的输入数据

1：强制输出彩条

图221为TV编码器设置寄存器SETUP的详表。SETUP应根据是NTSC或是PAL而进行设定。设定内容如下。

0：NTSC的情况下，应设定为0。

1：PAL的情况下，应设定为1。

图222为TV编码器伽马校正寄存器(GM_A0，GM_A1，GM_A2，GM_X0，GM_X1，GM_X2，GM_X3，GM_Y0，GM_Y1，GM_Y2，GM_Y3)的详表。伽马校正曲线的设定，由图223所示的4点的坐标和3个斜率所决定。图223为表示伽马校正曲线的视图。3个斜率GM_A0、GM_A1、GM_A2的前4位表示整数，后4位表示小数点以下。

伽马曲线为由以下条件所近似的伽马曲线。

1)X＜x0时

Y＝y0

2)x0≤X＜x1时

Y＝a0*(X-x0)+y0

3)x1≤X＜x2时

Y＝a1*(X-x1)+y1

4)x2≤X＜x3时

Y＝a2*(X-x2)+y2

5)x3≤X时

Y＝y3

图224为表示伽马校正寄存器的设定例的表。此外，输出值16(10h)对应0IRE，235(EBh)对应100IRE。另外，在图224所示的表的设定的情况下，输出最大值限制于235(EBh)，电视输出的白电平限制于100IRE。

图225为输入有效开始像素偏离量设定寄存器OFS_h，OFS_l的详表。与H_POS为TV编码器输出时的显示偏移量相对，此寄存器设定来自输入的HSYNC的有效数据开始像素。

图226为TV编码器有效数据宽度设定寄存器WID_VD_h，WID_VD_l的详表。此寄存器设定水平行中的有效像素数。初始值为320像素。设定值应为偶数。另外，设定范围在100像素至896像素之间。设定内容如下。

WID_VD[1:0]：这2位应写为“00b”。

WID_VD[9:0]：不应设定为000(hex)～063(hex)的值。

             064(hex)：100像素

                     |

                     |

             140(hex)：320像素(默认)

                     |例如：在QVGA图像输入

                     |

             2D0(HEX)：720像素

                     |

                     |

             3F0(HEX)：1008像素

             不应设定为3F1(hex)～3FF(hex)的值。

此外，WID_VD寄存器应设定为4的倍数。

图227为TV编码器有效行宽设定寄存器HT_VD的详表。此寄存器设定场内的有效行数。初始值为240。可设定范围从100至245行为止。设定内容如下。

HT_VD[0]：请在此位写“0”。

HT_VD[7:0]：请不要设定00(HEX)～63(HEX)的值。

             64(hex)：100行

                    |

                    |

             F0(hex)：240行；默认相当于VGA图像

                    |

                    |

             FE(HEX)：254行

图228为TV编码器水平显示位置偏移量寄存器H_POS的详表。此寄存器设定行内的水平显示位置的偏移量。初始值为0。可设定范围为0～504像素。显示的水平位置偏移量如下式所示。

显示水平位置的偏移量值：H_POS[7:0]x2[像素]

另外，H_POS寄存器的设定内容如下。

H_POS[1:0]：这2位应写入“00b”。

H_POS[7:0]：00(HEX)默认位置

            04(HEX)在向右移动8像素的位置的屏幕上显示

                   |

                   |

            FC(HEX)：在向右移动504像素的位置的屏幕上显示

            不应设定为FD(HEX)～FF(HEX)的值。

图229为TV编码器垂直显示位置偏移量寄存器V_POS的详表。此寄存器设定场内的垂直显示位置的偏移量。初始值为0。可设定范围为0～120行。显示的垂直位置偏移量如下式所示。

显示水平位置的偏移量值：V_POS[7:0]+4(行/场)(NTSC的情况下)

显示水平位置的偏移量值：V_POS[7:0]+23(行/场)(PAL的情况下)

另外，V_POS寄存器的设定内容如下。

V_POS[1:0]：这2位应写入“00b”。

V_POS[7:0]：00(HEX)默认位置

            04(HEX)在向上移动8行的位置的屏幕上显示

                |

                |

            78(HEX)在向上移动240行的位置的屏幕上显示

            不应设定为79(HEX)～7F(HEX)的值。

            80(HEX)与默认位置相同

            84(HEX)在向下移动8行的位置的屏幕上显示

            |

            |

        F8(HEX)在向下移动240行的位置的屏幕上显示

        不应设定为F9(HEX)～FF(HEX)的值。

图230为输入有效开始行偏离量设定寄存器V_OFS的详表。与V_POS为TV编码器输出时的显示偏移量相对，此寄存器设定来自输入的VSYNC的有效数据开始行。

图231为表示显示位置变更寄存器的设定内容的示意图。

图232为初始化寄存器SRST的详表。此寄存器为软件复位寄存器。通过写入“1”而复位该模块。只有写入“1”才有效。软件复位后100ns期间无法访问。硬件复位后，无需软件复位。设定内容如下。

SRST_TVE：通过写入“1”而进行TV编码器模块的复位。

          通过写入“0”而解除复位。

SRST_REG：通过写入“1”而进行寄存器的复位。

          自动解除复位，返回初始值。

JPEG编解码器(JPEG Codec)

本LSI内置根据ISO/IEC10918的基线方式的JPEG编解码器。本LSI具有以下2种JPEG工作模式。

J-1：相机-JPEG(CAMERA-JPEG)模式

在相机-JPEG模式下，压缩图像大小的宽(CAMREX-CARSY+1)需为4的倍数，压缩图像大小的高(CAMREY-CAMRSY+1)需为8的倍数。

IDX：001Bh(CAMRSX)、IDX：001Ch(CAMRSY)、IDX：001Dh(CAMREX)、IDX：001Eh(CAMREY)

J-2：JPEG-解码(JPEG-DECODE)模式

对JPEG工作控制进行说明。

图233为JPEG控制寄存器JPG_CNT的详表。

JE_CONTINUE设定相机JPEG连续模式。设定内容如下。

“0”：帧存储器中仅有1张相机JPEG

“1”：帧存储器中写入多个相机JPEG数据

当连续模式中写入“0”时，那一时刻的JPEG编码完成时从连续模式中退出。

SWRST进行JPEG编解码器中的软件复位。设定内容如下。

“0”：复位解除

“1”：复位

JP_ST为JPEG解码开始位。通过将此位写入“1”，JPEG解码开始。此位只在JPEG-解码模式下可以使用。读出时总是读出“0”。在对此位写入“1”后，在5×tSCLK期间不应作主机访问。

JE_ST为JPEG编码开始位。通过将此位写入“1”，JPEG编码开始。此位只在相机-JPEG模式时可以使用。读出时总是读出“0”。在相机-JPEG模式时当对JE_ST写入“1”时，则获取临近的相机帧，编码完成后停止工作。在对此位写入“1”后，在5×tSCLK期间不应作主机访问。

此外，不应进行对保留寄存器写入“1”。

图234为JPEG状态1寄存器JPG_ST1的详表。

JE_STAT为JPEG编码中的状态位。此位为读出专用。设定内容如下。

“0”：编码停止

“1”：编码中

JP_STAT为JPEG解码中的状态位。此位为读出专用。设定内容如下。

“0”：解码停止

“1”：解码中

此外，不应进行对保留寄存器写入“1”。

图235为JPEG状态2寄存器JPG_ST2的详表。

JE_WORD_SIZE表示JPEG压缩数据的码大小为奇数字还是偶数字。由于JPEG码大小＝{JE_CSIZE2，JE_CSIZE1}总是为偶数值，所以在JE_WORD_SIZE＝“1”的情况下，主机应进行({JE_CSIZE2，JE_CSIZE1}-1)次读出。设定内容如下。

“0”：偶数字

“1”：奇数字

JE_ODD_LEN表示JPEG压缩数据的码大小为奇数字节还是偶数字节。在为奇数字节的情况下，由于JPEG压缩数据的最终字的高位字节(SWAP_BYTE为“0”时)为无效，所以应由主机删除。设定内容如下。

“0”：码大小为偶数字节

“1”：码大小为奇数字节

此外，发生溢出的情况下，应该由SWRST对JPEG编解码器进行软件复位。

JD_ERROR[4:0]为JPEG解码错误状态。此位为读出专用。各位对应于一个错误原因。错误发生的情况下某位变为“1”，立刻停止解码工作。一旦结束后从最先开始进行解码的情况下，可以一次设定为准备模式，供给5个SCLK时钟以上。

图236为JPEG解码错误状态的各位与错误原因的一览表。

图237为JPEG状态3寄存器JPG_ST3的详表。不应进行对保留寄存器写入“1”。

对JPEG编码进行说明。本LSI编码时，将JPEG码以2字节单位作处理。由此，根据编码的大小，在End of Image(0xFFD9)前插入0xFF，…有成为FFFFD9的情况。

图238为JPEG压缩控制寄存器JE_CNT的详表。

JE_HFLIP控制相机JPEG编码图像的左右翻转(以Y轴为中心翻转)的有无。设定内容如下。

“0”：无相机JPEG编码图像的左右翻转

“1”：有相机JPEG编码图像的左右翻转

JE_HEAD[0]控制JPEG编码时头部的附加。设定内容如下。

“0”：无头部

“1”：有头部。

JE_HEAD[1]控制DHT表的附加。设定内容如下。

“0”：无DHT表的附加

“1”：有DHT表的附加

JE_HEAD[2]控制DQT表的附加。设定内容如下。

“0”：无DQT表的附加

“1”：有DQT表的附加

JE_HEAD[3]控制“JFIF”标记符的附加。设定内容如下。

“0”：无JFIF的附加

“1”：有JFIF的附加

JE_Q[4:0]选择JPEG编码时的压缩率。设定内容如下。

“00000”：最高画质(低压缩率)

：

“11111”：最低画质(高压缩率)

此外，不应进行对保留寄存器写入“1”。

图239为JPEG编码大小寄存器1：JE_CSIZE1的详表。JE_CSIZE[15:0]表示JPEG压缩数据的码大小。由{JE_CSIZE2，JE_CSIZE1[15:0]}表示码大小(16位单位)。相机-JPEG模式时写入数据溢出160KB时回到“0”。

图240为JPEG编码大小寄存器2：JE_CSIZE2的详表。JE_CSIZE2表示JPEG压缩数据的码大小。由{JE_CSIZE2，JE_CSIZE1[15:0]}表示码大小(16位单位)。相机-JPEG模式时写入数据溢出160KB时回到“0”。

以字节单位求JPEG压缩数据的码大小的情况的计算式如下。N为环形寄存器的读出次数。此时，JE_ODD_LEN为各帧的总和。

码大小＝160×1024×N+(JE_CSIZE-JE_WORD_SIZE)×2-JE_ODD_LEN(字节)

图241为JPEG码大小预寄存器1：JE_CSIZE1_PRE的详表。JE_CSIZE1_PRE[15:0]表示JPEG压缩完成，发生JE_ED_INT时的JPEG数据的码大小。以{JE_CSIZE2_PRE，JE_CSIZE1_PRE[15:0]}表示码大小(16位单位)。相机-JPEG模式时写入数据溢出160KB时回到“0”。

图242为JPEG码大小预寄存器2：JE_CSIZE2_PRE的详表。JE_CSIZE2_PRE表示JPEG压缩完成，发生JE_ED_INT时的JPEG数据的码大小。以{JE_CSIZE2_PRE，JE_CSIZE1_PRE[15:0]}表示码大小(16位单位)。相机-JPEG模式时写入数据溢出160KB时回到“0”。

对JPEG DECODE进行说明。

图243为JPEG码YUV格式设定寄存器JD_PICTYPE的详表。

JD_FILL设定填充(Fill)位的确认方法。设定内容如下。

“0”：不确认填充位。

“1”：如果不为1填充则发生错误。

JD_CODE_SIZE选择写入JPEG码时的码大小。设定内容如下。

“0”：每次写入5KB。

“1”：每次写入16KB。

JD_PICTYPE[2:0]设定解码的JPEG码的YUV格式。设定的YUV格式由头部的SOFn标记而判别。图244为寄存器设定值与YUV格式的关系表。

此外，不应进行对保留寄存器写入“1”。另外，不应进行对保留1寄存器写入“0”。

图245为重启间隔设定寄存器JD_INTERVAL的详表。应该由解码的JPEG码的头部提取重启间隔定义段(DRI)，设定JD_INTERVAL[15:0]。

图246为JPEG码X方向大小设定寄存器JD_XSIZE的详表。JD_XSIZE[10:0]设定解码的JPEG码的X方向的大小。可设定为2～1600为止。应该从解码对象的JPEG文件的头部提取并设定X方向的大小。应设定为偶数值。在解码对象的JPEG文件的X方向为奇数的情况下，应设定为+1的值。

图247为JPEG码Y方向大小设定寄存器JD_YSIZE的详表。JD_YSIZE[10:0]设定解码的JPEG码的Y方向的大小。可设定为1～1600为止。应该从解码对象的JPEG文件的头部提取并设定Y方向的大小。

图248为亮度DC分量用哈夫曼表1设定寄存器JD_HUF_Y_DC1的详表。JD_HUF_Y_DC1[3:0]应从解码的JPEG码的头部提取并设定亮度DC分量用的哈夫曼表的码部。应将16个数据从1至16连续写入。读出时应该在索引读之后，进行寄存器读。

图249为亮度AC分量用哈夫曼表1设定寄存器JD_HUF_Y_AC1的详表。JD_HUF_Y_AC1[7:0]应从解码的JPEG码的头部提取并设定亮度AC分量用的哈夫曼表的码部。应将16个数据从1至16连续写入。读出时应该在索引读之后，进行寄存器读。

图250为色差DC分量用哈夫曼表1设定寄存器JD_HUF_C_DC1的详表。JD_HUF_C_DC1[3:0]应从解码的JPEG码的头部提取并设定色差DC分量用的哈夫曼表的码部。应将16个数据从1至16连续写入。读出时应该在索引读之后，进行寄存器读。

图251为色差AC分量用哈夫曼表1设定寄存器JD_HUF_C_AC1的详表。JD_HUF_C_AC1[7:0]应从解码的JPEG码的头部提取并设定色差AC分量用的哈夫曼表的码部。应将16个数据从1至16连续写入。读出时应该在索引读之后，进行寄存器读。

图252为保留寄存器1、2：保留的详表。保留寄存器中不应写入“1”。

对存储环缓冲模式进行说明。作为环缓冲模式有相机-JPEG模式。环缓冲的大小根据模式而不同，在相机-JPEG模式下为160KB(参照图253)。

相机-JPEG模式将来自相机的图像数据作JPEG压缩。JPEG码通过在帧存储器大小超过160KB的情况下将帧存储器作为环缓冲器使用，主机可读出160KB以上的码。主机通过下面2种中断而可以得知JPEG码的写入状态。

RING_INT：JPEG码/图像数据库写完成中断

JE_ED_INT：JPEG编码结束中断(IDX：00DCh)

因为当设定为相机-JPEG模式时JPEG电路被复位，应将SWRST(IDX：0080h JPG_CNT[7])写入“1”进行软复位。

本LSI的JPEG码存储器(共有帧存储器)为如图253的结构。图253为帧存储库的结构图。

在对JPEG码的码存储器的写入到达根据RING_COUNT寄存器(IDX：0086h)设定的大小的时刻，发生RING_INT。收到此中断时，主机通过读访问RIND_RD、RING_RD_YUV、RING_RD_RGB寄存器而读出可读出的JPEG码/图像数据。

图254为RING_INT发生控制寄存器RING_INT的详表。RING_INT[1:0]设定RING_INT中断发生大小。设定内容如下。

“00”：每32KB发生

“01”：每64KB发生

“10”：每96KB发生

“11”：每128KB发生

图255为RING_INT发生次数寄存器RING_COUNT的详表。RING_COUNT[7:0]表示RING_INT中断的发生次数。

图256为环缓冲器读数据RING_RD的详表。RING_RD[15:0]在相机-JPEG模式下有效。对帧存储器中的JPEG码的读出而使用。通过读访问此寄存器，自动增加向帧存储器的地址。另外，也具有自动帧地址循环功能，为使向帧存储器的地址不超过160KB，帧地址自动变为“0”。向帧存储器的地址，通过使HDMODE转移至准备(READY)而被复位。在模式转移后最先读取的情况下，应进行1次镜像读取。

(ADPCM音频接口)

本LSI具有I2S接口、PCM输入接口。内部也内置了ADPCM编解码器，如图257的结构。图257为音频接口和ADPCM编解码器的模块图。

对ADPCM再生相关的寄存器进行说明。

图258为音频共同设置寄存器1：COMMON_SETUP1的详表。

AUDOF选择音频串行输入输出数据的格式。设定内容如下。

“0”：标准左对齐格式

“1”：IIS格式

AUDOEN为来自AUDDTO端子的音频数据输出使能。设定内容如下。

“0”：无效(AUDDTO＝“低”)

“1”：有效

AUDCKSEL设定使用的时序、时钟。设定内容如下。

“0”：与AUDLRO、AUDCKO同步。

“1”：与AUDLRI、AUDCKI同步。

AUDMCKEN为对外部DAC的主时钟控制使能/无效。设定内容如下。

“0”：不将AUDMCKO端子输出作为主时钟(无效)

“1”：将AUDMCKO端子输出作为主时钟(使能)

AUD_MUTE将ADPCM再生强制静音。ADPCM录音在本位不静音。设定内容如下。

“0”：通常再生

“1”：静音

不应进行对保留寄存器写入“1”。

图259为音频共同设置寄存器2：COMMON_SETUP2的详表。AUDOCKSEL选择数字音频数据的输出时序。其设定内容如下。

“0”：内部时钟同步(与本LSI的内部时钟同步，输出数字音频)

“1”：外部时钟同步(与本LSI之外的AUDCKI、AUDLRI信号同步，输出数字音频)

此外，不应进行对保留寄存器写入“1”。另外，不应进行对保留1寄存器写入“0”。

图260为ADPCM通道音量寄存器ADPCM_CH_VOL的详表。

MASTER_SLAVE选择ADPCM解码器的通道。设定内容如下。

“0”：选择从通道输出音量

“1”：选择主通道输出音量

ADPCM_CHANNEL_VOLUME[6:0]设定ADPCM解码器的音量。电平特性为线性。主/从通道的初始值都为40h。设定内容如下。

00h：最小(静音)

7Fh：最大

图261为ADPCM主通道音量寄存器ADPCM_MASTER_LR_VOL的详表。

MASTER_LR选择ADPCM主通道的L/R。设定内容如下。

“0”：选择主通道的左音量

“1”：选择主通道的右音量

ADPCM_MASTER_LR_VOLUME[6:0]设定ADPCM解码器主通道的音量。电平特性为线性。左右的初始值都为40h。设定内容如下。

00h：最小(静音)

7Fh：最大

图262为ADPCM从通道音量寄存器ADPCM_SLAVE_LR_VOL的详表。

SLAVE_LR选择ADPCM解码器从通道的L/R。设定内容如下。

“0”：选择从通道的左音量

“1”：选择从通道的右音量

ADPCM_MASTER_LR_VOLUME[6:0]设定ADPCM解码器从通道的音量。电平特性为线性。左右的初始值都为40h。设定内容如下。

00h：最小(静音)

7Fh：最大

由IDX_ADDRESS：0103h、0104h、0105h的ADPCM的总的输出电平，以主通道为例，为20log10((IDX_ADDRESS：0103h设定值×IDX_ADDRESS：0104h设定值)/(64×64))[dB]。

图263为ADPCM中断状态寄存器(读时)：ADPCM_INT_STATUS的详表。此外，写时无任何情况发生。

ADPCM_MASTER_INT能读出ADPCM主FIFO为起因的中断状态。内容如下。

“0”：无中断，或是清除之后

“1”：发生ADPCM主FIFO为起因的中断

EMPTY、NEAR_EP、NEAR_FL(IDX_ADDRESS：0108h)、ADPCM_MASTER_FIFO_STATUS[7:5]的某一个变为“1”。

ADPCM_SLAVE_INT能读出ADPCM从FIFO为起因的中断状态。内容如下。

“0”：无中断，或是清除之后

“1”：发生ADPCM从FIFO为起因的中断

EMPTY、NEAR_EP、NEAR_FL(IDX_ADDRESS：0109h)、ADPCM_SLAVE_FIFO_STATUS[7:5]的某一个变为“1”。

图264为ADPCM主FIFO状态寄存器(写时)：ADPCM_MASTER_FIFO_STATUS的详表。

CLEAR_EMPTY清除本寄存器的EMPTY。设定内容如下。

“0”：不清除EMPTY

“1”：清除EMPTY

CLEAR_NEAR_EP清除本寄存器的NEAR_EP。设定内容如下。

“0”：不清除NEAR_EP

“1”：清除NEAR_EP

CLEAR_NEAR_FL清除本寄存器的NEAR_FL。设定内容如下。

“0”：不清除NEAR_FL

“1”：清除NEAR_FL

CLEAR_FULL清除本寄存器的FULL。设定内容如下。

“0”：不清除FULL

“1”：清除FULL

FIFO_CLEAR初始化ADPCM主FIFO。在再生中操作本位的情况下，无法保证再生曲目。设定内容如下。

“0”：不初始化ADPCM主FIFO

“1”：初始化ADPCM主FIFO

SLAVE_START2设定ADPCM从通道的工作。写入“1”后，自动清除。不停止再生，直到FIFO_EMPTY为“1”，或是连续8次检测出ADPCM数据0h。在再生中操作本位的情况下，无法保证再生音。通过同时利用本位和MASTER_START，可使得ADPCM的2通道同步并引导。设定内容如下。

“0”：不作ADPCM从通道解码开始

“1”：ADPCM从通道解码开始

MASTER_START设定ADPCM主通道的开始/停止。ADPCM的演奏/录音的哪个工作，由ADPCM_MASTER_RECORD(IDX_ADDRESS：0118H)、ADPCM_REC_MODE[4]的设定而决定。设定内容如下。

“0”：ADPCM主通道停止

“1”：ADPCM主通道开始

图265为ADPCM主FIFO状态寄存器(读时)：ADPCM_MASTER_FIFO_STATUS的详表。

EMPTY在ADPCM主FIFO的状态从不为EMPTY的状态转移为EMPTY时，转变为“1”。内容如下。

“0”：不为EMPTY，或者清除后

“1”：ADPCM主FIFO的状态从不为EMPTY的状态转移为EMPTYNEAR_EP可读出，在ADPCM主FIFO内数据量为NEARLY_EMPTY_SETUP(IDX_ADDRESS：010Ch)，达到ADPCM_FIFO_SETUP[1:0]设定值。内容如下。

“0”：不为NEAR_EP，或是清除后

“1”：ADPCM主FIFO的状态从不为NEAR_EMPTY的状态转移为NEAR_EMPTY

NEAR_FL，可读出在ADPCM主FIFO内数据量为NEARLY_FULL_SETUP(IDX_ADDRESS：010Ch)，达到ADPCM_FIFO_SETUP[5:4]设定值。内容如下。

“0”：不为NEAR_FL，或是清除后

“1”：ADPCM主FIFO的状态从不为NEAR_FULL的状态转移为NEAR_FULL

FULL在ADPCM主FIFO内数据量达到FIFO容量(1K字节)满时，变为“1”。内容如下。

“0”：FIFO容量未变为FULL状态，或者清除后

“1”：ADPCM主FIFO的状态变为FULL状态时

EMPTY_AREA可读出ADPCM主FIFO内数据量为NEARLY_EMPTY_SETUP(IDX_ADDRESS：010Ch)，为少于ADPCM_FIFO_SETUP[1:0]设定值的状态。内容如下。

“0”：ADPCM主FIFO内数据量在NEARLY_EMPTY_SETUP设定值以上

“1”：ADPCM主FIFO内数据量少于NEARLY_EMPTY_SETUP设定值

FULL_AREA可读出ADPCM主FIFO内数据量为NEARLY_FULL_SETUP(IDX_ADDRESS：010Ch)，为多于ADPCM_FIFO_SETUP[5:4]设定值的状态。内容如下。

“0”：ADPCM FIFO内数据量在NEARLY_FULL_SETUP设定值以下

“1”：ADPCM FIFO内数据量多于NEARLY_FULL_SETUP设定值

BUSY可读出ADPCM主通道的工作/停止状态。内容如下。

“0”：ADPCM主通道停止中

“1”：ADPCM主通道工作中

图266为ADPCM从FIFO状态寄存器(写时)：ADPCM_SLAVE_FIFO_STATUS的详表。

CLEAR_EMPTY清除本寄存器的EMPTY。设定内容如下。

“0”：不清除EMPTY

“1”：清除EMPTY

CLEAR_NEAR_EP清除本寄存器的NEAR_EP。设定内容如下。

“0”：不清除NEAR_EP

“1”：清除NEAR_EP

CLEAR_NEAR_FL清除本寄存器的NEAR_FL。设定内容如下。

“0”：不清除NEAR_FL

“1”：清除NEAR_FL

CLEAR_FULL清除本寄存器的FULL。设定内容如下。

“0”：不清除FULL

“1”：清除FULL

FIFO_CLEAR初始化ADPCM从FIFO。在再生中操作本位的情况下，无法保证再生曲目。设定内容如下。

“0”：不初始化ADPCM从FIFO

“1”：初始化ADPCM从FIFO

SLAVE_START设定ADPCM从通道的开始/停止。设定内容如下。

“0”：ADPCM从通道停止

“1”：ADPCM从通道开始

图267为ADPCM从FIFO状态寄存器(读时)：ADPCM_SLAVE_FIFO_STATUS的详表。

EMPTY在ADPCM从FIFO的状态从不为EMPTY的状态转移为EMPTY时，转变为“1”。内容如下。

“0”：不为EMPTY，或者清除后

“1”：ADPCM从FIFO的状态从不为EMPTY的状态转移为EMPTY

NEAR_EP可读出，在ADPCM从FIFO内数据量为NEARLY_EMPTY_SETUP(IDX_ADDRESS：010Ch)，达到ADPCM_FIFO_SETUP[1:0]设定值。内容如下。

“0”：不为NEAR_EP，或是清除后

“1”：ADPCM从FIFO的状态从不为NEAR_EMPTY的状态转移为NEAR_EMPTY

NEAR_FL可读出，在ADPCM从FIFO内数据量为NEARLY_FULL_SETUP(IDX_ADDRESS：010Ch)，达到ADPCM_FIFO_SETUP[5:4]设定值。内容如下。

“0”：不为NEAR_FULL，或是清除后

“1”：ADPCM从FIFO的状态从不为NEAR_FULL的状态转移为NEAR_FULL

FULL在ADPCM从FIFO内数据量达到FIFO容量(1K字节)满时，变为“1”。内容如下。

“0”：FIFO容量未变为FULL状态，或者清除后

“1”：ADPCM主FIFO的状态变为FULL状态时

EMPTY_AREA可读出ADPCM从FIFO内数据量为NEARLY_EMPTY_SETUP(IDX_ADDRESS：010Ch)，为少于ADPCM_FIFO_SETUP[1:0]设定值的状态。内容如下。

“0”：ADPCM从FIFO内数据量在ADPCM FIFO设置寄存器设定值以上

“1”：ADPCM从FIFO内数据量少于ADPCM FIFO设置寄存器设定值

FULL_AREA可读出ADPCM从FIFO内数据量为NEARLY_FULL_SETUP(IDX_ADDRESS：010Ch)，为多于ADPCM_FIFO_SETUP[5:4]设定值的状态。内容如下。

“0”：ADPCM从FIFO内数据量在NEARLY_FULL_SETUP设定值以下

“1”：ADPCM从FIFO内数据量多于NEARLY_FULL_SETUP设定值

BUSY可读出ADPCM从通道的工作/停止状态。内容如下。

“0”：ADPCM从通道停止中

“1”：ADPCM从通道工作中

图268为ADPCM FIFO设置寄存器ADPCM_FIFO_SETUP的详表。

NEARLY_FULL_DISABLE屏蔽ADPCM FIFO NEARY FULL的中断。设定内容如下。

“0”：屏蔽解除

“1”：屏蔽设定

NEARLY_FULL_SETUP[1:0]，在ADPCM FIFO的剩余容量为本设定时，NEAR_FL(IDX_ADDRESS：0108h[5]、0109h[5])成为“1”。设定内容如下。然而，()内是在2通道再生模式下使用FIFO的情况下。

00b：设定为512字节(256字节)

01b：设定为256字节(128字节)

10b：设定为128字节(64字节)

11b：设定为64字节(32字节)

NEARLY_EMPTY_DISABLE屏蔽ADPCM NEARY FULL的中断。设定内容如下。

“0”：屏蔽解除

“1”：屏蔽设定

NEARLY_EMPTY_SETUP[1:0]，在ADPCM FIFO的剩余容量为本设定时，NEAR_EP(IDX_ADDRESS：0108h[6]、0109h[6])成为“1”。设定内容如下。然而，()内是在2通道再生模式下使用FIFO时的情况。

00b：设定为511字节(255字节)

01b：设定为255字节(127字节)

10b：设定为127字节(63字节)

11b：设定为63字节(31字节)

本设定不能对ADPCM的各通道设定。2通道为相同的设定。NEARLY_FULL_SETUP[1:0]、NEARLY_EMPTY_SETUP[1:0]禁止在ADPCM再生中、录音中的更改。NEARLY_FULL_DISABLE、NEARLY_EMPTY_DISABLE进行INT端子的屏蔽。IDX_ADDRESS：0108h ADPCM_MASTER_FIFO_STATUS、0109hADPCM_SLAVE_FIFO_STATUS工作与此设定无关。

图269为NEARLY_FULL_SETUP设定表。ADPCM的再生模式由CH_CONTROL(IDX_ADDRESS：0110h ADPCM_CH_CONTROL[7])而决定。

图270为NEARLY_EMPTY_SETUP设定表。ADPCM的再生模式由CH_CONTROL(IDX_ADDRESS：0110h ADPCM_CH_CONTROL[7])而决定。

对ADPCM录音相关的寄存器进行说明。

图271为ADPCM录音音量寄存器ADPCM_EXT_VOL的详表。ADPCM_EXT_VOL[7:0]设定ADPCM录音时的音量。电平特性为线性。设定内容如下。

00h：最小(静音)

FFh：最大

图272为ADPCM主设置寄存器ADPCM_MASTER_SETUP的详表。

MONO_STEREO选择ADPCM主通道再生时的单声道/立体声。设定内容如下。

“0”：单声道

“1”：立体声

DATA_FORMAT[2:0]选择ADPCM主通道的数据存放格式。应在再生时与ADPCM数据配合而设定。生成录音时设定的格式的ADPCM数据。设定内容如下。

000b：ADPCM4位(ROHM 4位)    001b：PCM8位(偏移二进制)

010b：PCM8位(2的二进制补)   011b：PCM16位(2的二进制补)

100b：G711.1u-律(8位)       101b：G711.1A-律(8位)

110b：数字音频输入(仅再生)  111b：禁止设定

SAMPLING_RATE[1:0]选择ADPCM主通道的抽样率。应在再生时与ADPCM数据配合而设定。生成录音时设定的格式的ADPCM数据。设定内容如下。

00b：4kHz(主抽样率的8倍上采样)

01b：8kHz(4倍上采样)

10b：16kHz(2倍上采样)

11b：32kHz(不作上采样)

图273为ADPCM从设置寄存器ADPCM_SLAVE_SETUP的详表。

MONO_STEREO选择ADPCM从通道再生时的单声道/立体声。设定内容如下。

“0”：单声道

“1”：立体声

DATA_FORMAT[2:0]选择ADPCM从通道的数据存放格式。应在播放时与ADPCM数据配合而设定。生成录音时设定的格式的ADPCM数据。设定内容如下。

000b：ADPCM4位(ROHM 4位)       001b：PCM8位(偏移二进制)

010b：PCM8位(2的二进制补)      011b：PCM16位(2的二进制补)

100b：G711.1u-律(8位)          101b：G711.1A-律(8位)

110b：数字音频输入(只在播放)   111b：禁止设定

SAMPLING_RATE[1:0]选择ADPCM从通道的抽样率。应在再生时与ADPCM数据配合而设定。生成录音时设定的格式的ADPCM数据。设定内容如下。

00b：4kHz(主抽样率的8倍上采样)

01b：8kHz(4倍上采样)

10b：16kHz(2倍上采样)

11b：32kHz(不作上采样)

图274为ADPCM通道控制寄存器ADPCM_CH_CONTROL的详表。CH_CONTROL选择ADPCM通道数。设定内容如下。

“0”：只对主1通道

此时ADPCM主FIFO容量成为1024字节。

“1”：主通道和从通道的2通道可使用。

此时ADPCM主/从FIFO容量都为512字节。

图275为PCM接口格式设定寄存器PCMIF_FORMAT的详表。

PCMIF_CLKI_POLARITY选择获取AUDDTI的AUDCKI的变化点。设定内容如下。

“0”：AUDCKI上升

“1”：AUDCKI下降

PCMIF_LRI_POLARITY选择获取AUDLRI的AUDLRI的变化点。设定内容如下。

“0”：AUDLRI上升

“1”：AUDLRI下降

PCMIF_DIFFERENT_EDGE选择AUDDTI与AUDLRI的变化点是否相同/不同。设定内容如下。

“0”：变换点相同

“1”：AUDLRI的变化点比AUDDTI的变化点早1/2时钟。

PCMIF_LONG_FORMAT选择在AUDLRI的变化后的有效的AUDDTI的开始点。设定内容如下。

“0”：AUDLRI的变化1个时钟后的AUDDTI作为MSB(短)

“1”：AUDLRI的变化相同时钟的AUDDTI作为MSB(长)

PCMIF_BITS[3:0]设定AUDDTI的有效位数。有效位数＝设定值+1。设定内容如下。

1101b：14位

0111b：8位(最小)

1111b：16位(最大)

图276为音频数字接口输入设定寄存器AUDDTI_IF_INPUT_FORMAT的详表。

ADPCM_FORMAT[1:0]选择音频数字输入格式。设定内容如下。

00b：标准左对齐格式

01b：标准右对齐格式

10b：IIS格式

11b：禁止设定

ADPCM_ENABLE设定音频数字输入的工作/停止。设定内容如下。

“0”：停止

“1”：工作

图277为间隔设定寄存器INTERVAL_SETTING的详表。

OVER_SAMPLE_ENABLE对音频输出设定由4点插值的平滑处理的有效/无效。设定内容如下。

“0”：无效

“1”：有效

AUDMCKO_MODE对抽样周期选择AUDMCKO的周期。设定内容如下。

“0”：256Fs

“1”：禁止设定

AUDCKI_MODE对抽样周期选择AUDCKI的周期。设定内容如下。

“0”：64Fs

“1”：32Fs

PLAY_INTERVAL_VALUE[2:0]选择间隔定时器中断(每隔设定时间的中断)的发生间隔。设定内容如下。

000b：无间隔定时器中断  001b：每隔8ms间隔发生

010b：每隔16ms间隔发生  011b：每隔80ms间隔发生

100b：每隔160ms间隔发生 101b：每隔320ms间隔发生

110b：每隔640ms间隔发生 111b：每隔1280ms间隔发生

此外，不应进行对保留寄存器写入“1”。

图278为ADPCM录音模式设定寄存器ADPCM_REC_MODE的详表。

ADPCM_MASTER_RECORD设定ADPCM主通道的再生/录音模式。设定内容如下。

“0”：再生

“1”：录音

ADPCM_MASTER_REC_PATH[1:0]选择ADPCM主通道录音时的输入数据的格式。设定内容如下。

00b：G711.1u-律   01b：G711.I A-律

10b：PCM线性(负数为2的补码表示)  11b：数字音频输入

00b、01b、10b的设定时由PCMIF_BITS(IDX_ADDRESS：0111hPCMIF_FORMAT1[3:0])决定输入数据的位数。11b设定时由ADPCM_FORMAT(IDX_ADDRESS：0115hAUDDTI_IF_INPUT_FORMAT[2])决定输入格式。

此外，不应进行对保留寄存器写入“1”。

图279为ADPCM主FIFO访问寄存器(写时)：ADPCM_MASTER_FIFO_WINDOW的详表。ADPCM_MASTER_FIFO_DATA[7:0]在对ADPCM数据的主通道FIFO写入时使用。

图280为ADPCM主FIFO访问寄存器(读时)：ADPCM_ENCODE_FIFO_WINDOW的详表。ADPCM_ENCODE_FIFO_DATA[7:0]在从FIFO读出ADPCM数据时使用。

图281为ADPCM从FIFO访问寄存器ADPCM_SLAVE_FIFO_WINDOW的详表。ADPCM_SLAVE_FIFO_DATA[7:0]在对ADPCM数据的主通道FIFO写入时使用。本寄存器在解码中有效。通过写入工作读出在此ADPCM从FIFO数据中存储的解码数据。

图282为抽样频率设定寄存器SAMPLING_TIMING_SETUP的详表。

U_L选择由TIME_SETUP设定的值为高位/低位。需要写入高位位。设定内容如下。

“0”：低位

“1”：高位

TIME_SETUP[6:0]设定AUDIO_CLK的频率与抽样频率之比。频率比如下。此外，初始值为0400h＝1024。

抽样频率＝AUDIO_CLK/{TIME_SETUP高位[6:0]，TIME_SETUP低位[6:0]}

图283为序列控制寄存器1：SEQUENCE_CONTROL的详表。

RESET对音频模块作软件复位。FIFO、ADPCM、寄存器0108h、0109h被复位。设定内容如下。

“0”：复位解除

“1”：复位

STANDBY令音频模块为待机状态。待机解除后应写入(设定为“1”)RESET位。待机中对IDX_ADDRESS：0140h[6]以外的音频模块寄存器不能写入/读出。设定内容如下。

“0”：待机解除

“1”：待机

ADPCM_STANDBY选择ADPCM模块的工作/停止。设定内容如下。

“00”：工作

“11”：停止

(SD卡接口(控制器))

本LSI具有SD存储卡接口、控制器(此处标记为SDIF)功能。SDIF功能通过对HDMODE(IDX：00D8h HWMODE[3:0])的第15位标志(SD_OFF)写为“0”而可以使用。SDIF模块系统如图284所示。图284为SDIF模块系统图。

来自主机的SDIF模块控制，是通过由CPU的外部总线(CSB3)作寄存器的读出/写入、处理中断请求(来自INT信号)而进行的。SDIF模块的寄存器由控制寄存器或是内部寄存器等构成。

来自SDIF模块的中断请求信号，也包括来自图像处理模块内的其它模块的中断请求信号，由图像处理模块的本地中断控制器处理，以内部的INT信号与CPU系统的中断控制器连接。

对SDIF控制器的特征概要进行说明。具有SD存储卡访问互换性。MMC(多媒体卡Multi Media Card)也可以利用。无著作权保护功能。具有1位/4位共卡访问的位宽互换性(SDDAT3-SDDAT0引脚)。SD_CLK分频率可设定至SD_CLK/29。内置512字节的数据缓冲RAM。对应于错误检测：CRC7(对于命令)、CRC16(对于数据)。由寄存器设定可识别各种响应帧格式。传输数据长度可设定为29字节至1字节。内置多读/写(MultiRead/Write)用的扇区计数器(sector counter)。使用SD关联SDIF(SD Association SDIF)功能时，需要取得SDA许可。

对写传输时序进行说明。图285为表示本LSI的SDIF_Write传输时序的视图。图286为表示从本LSI至SD模组的读传输时序的表。

对读传输时序进行说明。图287为表示本LSI的SDIF_Read传输时序的视图。图288为表示从SD模组至本LSI的读传输时序的表。

(设置寄存器)

对本LSI上电并解除复位后，为系统初始化，需要执行设置序列。初始化序列执行后，应转移至各HDMODE工作。

对设置相关的寄存器作说明。

图289为设置序列控制寄存器SETUPCNT的详表。

SETUP_RST对初始化电路作复位。设定内容如下。

“0”：普通工作

“1”：复位状态

SETUP_EN由初始化电路使补正有效。设定内容如下。

“0”：补正无效

“1”：补正有效

BIST_EN对内置BIST电路供给时钟。设定内容如下。

“0”：时钟停止。由初始化电路补正可以工作。

“1”：供给时钟。

BIST_END可读出内置BIST的执行完成。内容如下。

“0”：BIST执行前或是执行中

“1”：BIST执行后

BIST_BSY可读出内置BIST的当前状态。内容如下。

“0”：BIST停止

“1”：BIST执行中

BIST_ST通过写入“1”而引导内置BIST。对此位写入“1”后，在5×tSCLK的时间内不应进行来自CPU的对图像处理模块的访问。

此处，在执行BIST_ST＝“H”后，直到BIST_BSY＝0、BIST_END＝1为止的时间，是50MHz时下约为36.5ms。

图290为设置序列设定寄存器SETUPSET的详表。不应对此寄存器进行写入。

对产品ID和版本号码进行说明。本LSI通过读出下面的寄存器，可以读出产品的ID号码和版本号码。

图291为产品ID寄存器PRODUCT_ID的详表。PRODUCT_ID读出本LSI的产品ID号码。

图292为版本号码寄存器REV_NO的详表。REV_NO读出本LSI的图像处理模块的版本号码。

图293为表示利用本LSI的行车记录仪的一个结构的例子的模块图。本结构例的行车记录仪，是作为在交通事故发生时或危险驾驶时等的车辆的运行状况数据(视频数据或驾驶数据等)的记录单元而使用的。具有：本LSI、相机101、实时时钟102(以下称为RTC(Real Time Clock))、EEPROM103、加速度传感器104、GPS(全球定位系统Global PositioningSystem)模组105、扬声器106、麦克风107、音频编解码器108、基本程序存放存储器109、电视监视器110、SD卡111、扩展程序存放寄存器112、可选相机113、图像处理IC114、IrDA(红外数据关联Infrared DataAssociation)控制器IC115、和IrDA模组116。

另外，本结构例的行车记录仪，其电源系具有：升压稳压器(regulator)(电源IC)120、二极管121～123、电阻124、二次电池125、和降压稳压器(LDO(低压差Low DropOut)稳压器)130～132。

本LSI100为用于全局控制行车记录仪整体的工作的控制器。此外，本LSI100中，从车辆中搭载的ECU(电子控制单元Electric Control Unit)(未图示)中传达车辆各部分的工作状态数据(灯类(头灯、尾灯、转向灯、危险灯等)的电灯状态数据、门锁的开关状态数据、侧视镜的开关状态数据、雨刮器的驱动状态数据、电动车窗的驱动状态数据、气囊的驱动状态数据、和ABS(防抱死刹车系统Antilock Brake System)的驱动状态数据等)。

另外，车辆中搭载了检测车辆各部分和车辆周边的状况的各种车载传感器(未图示)，由这些车载传感器所得的各种检测数据也传到本LSI100中。此外，作为车载传感器的一个例子，可以列举检测车辆的前后/左右方向上产生的加速度的加速度传感器、检测绕车辆的垂直轴的旋转速度(车辆的自转速度)的偏转速率(Raw Rate)、检测车辆的行驶速度的车速传感器、检测车轮(轮胎)的旋转速度的车轮速度传感器、检测方向盘的转向角的转向角传感器、检测方向盘的转向扭矩的转向扭矩传感器、检测刹车踏板的踩踏程度的刹车踏板传感器、检测车辆各部分的油压的油压传感器、检测轮胎气压的气压传感器、检测车外气温和车内气温的温度传感器、检测周围亮度的照度传感器、检测路面状态的路面传感器、检测车辆前后车距的车距传感器、检测车辆周边的障碍物的障碍物传感器(角传感器)，和检测车辆发生的碰撞的碰撞传感器等。

相机10为拍摄车辆周边(主要是车辆前方)的外部设备(2.8V驱动)，通过2线式串行总线I2C#1与本LSI100相连接。作为构成相机101的光电转换元件，可以使用CCD(电荷耦合元件Charge Coupled Devices)和CMOS(互补金属氧化物半导体Complementary Metal OxideSemiconductor)。相机101可以恰当地视频拍摄车辆前方的状态，且优选为安装于不妨碍驾驶者的视线的位置(后视镜的背面等)。这样，作为构成车辆驾驶状态数据的要素，通过包括视频拍摄车辆周边的视频数据，可迅速且恰当地进行交通事故的原因调查。

RTC102为生成日期和时间相关的时刻数据、向本LSI100输出的外部设备(3.3V驱动)，通过2线式串行总线I2C#2与本LSI100相连接。这样，作为构成车辆驾驶状态数据的要素，通过包括日期和时间，可以事后分析至交通事故发生的时间经过。

EEPROM103为在规定的触发条件满足时，非易失地存放本LSI100中缓冲的驾驶状态数据的外部设备(3.3V驱动)，通过2线式串行总线I2C#2与本LSI100连接。

例如，本LSI在由加速度传感器104所检测的车辆的加速度超过规定的阈值时(对于车辆超过规定的阈值带来碰撞时)，判定为满足规定的触发条件，进行对EEPROM103的访问，存放驾驶状态数据。此处，EEPROM103中存放的驾驶状态数据，为在满足上面的触发条件的时序前后的规定时间(几秒～几分钟)内，本LSI100中临时存放的驾驶状态数据。

2线式串行总线I2C#1通过电阻R1，被上拉至第1接口电压VDD1(2.8V)的施加端，2线式串行总线I2C#2通过电阻R2，被上拉至第2接口电压VDD2(3.3V)的施加端。

如此，本LSI100具有与连接的外部设备的电源电压匹配的2个系统的串行总线。然而，在本LSI100的内部，2线式串行总线I2C#1、I2C#2作为1个系统来处理。由这样的结构，即使在连接电源电压不同的多个外部设备的情况下，也可以通过基于各个电源电压进行恰当的分组，各组(上面为2.8V驱动的组与3.3V驱动的组)与其它系统的串行总线连接，可以防止由高电平电压差所引起的功率浪费、抗噪性劣化。另外，通过采用上面的结构，也可以减低本LSI100的设计(配件选定、用于在工作保证范围内的接口电压下熟练使用外部设备的电源周边的稳定化等)、PCB的设计、质量评价的负担。

此外，本LSI100内置总线接口电路，用于将与装置外部连接的2个系统的2线式串行总线I2C#1、I2C#2在装置内部作为相同的总线而处理，而对于其结构和工作，在后面作详细说明。

加速度传感器104为分别检测出相互正交的3个轴的方向(X轴方向(＝车辆的前进方向)、Y轴方向(＝车辆的左右方向)、Z轴方向(＝车辆的上下方向))的加速度，将其作为加速度数据输出给本LSI100的单元。此外，作为检测加速度数据的方法，可以用压阻法或电容法等。这样，作为构成车辆驾驶状态数据的要素，通过包括表示车辆的加速度的加速度数据，可以事后分析交通事故发生时产生的车辆的碰撞。

GPS模组105为利用来自GPS卫星的卫星信号检测车辆的当前位置(纬度、经度、高度)，将其作为车辆位置数据输出至本LSI100的单元。此外，本LSI100与GPS模组105之间通过UART(通用异步收发器)通信端口有线连接。这样，作为构成车辆驾驶状态数据的要素，通过包括车辆位置数据，可以事后分析至交通事故发生的行驶路线。

扬声器106和麦克风107，通过音频编解码器108，与本LSI100连接。扬声器106，例如基于来自本LSI100的指示，作为向驾驶者发出禁止危险驾驶的警告的单元而使用。此外，上面的警告，除了由扬声器106的声音之外，也可以由电视监视器110的视频(或者它们的组合)而进行。如果是这样的发出警告的结构，由于使驾驶者总是注意安全驾驶，可以对交通事故的控制做出贡献。此外，本LSI100在检测出车辆的急起动、急转向、急刹车、急换挡、夜间无灯、无方向指示器的操作下的车道变更、蛇行、与周围的车辆或建筑物紧急接近等时，对扬声器106或电视监视器110发送发出上面的警告的指示。麦克风107作为接收来自驾驶者的语音指示的单元而使用。

基本程序存放存储器109为用于存放实现本LSI100的基本工作的程序和数据的单元，可以用例如闪存(2Mb)等。

电视监视器110为用于显示由相机101所得的车辆的周边视频、电视播放的节目视频、或是汽车导航系统的地图信息的单元，可以使用液晶显示器等。

SD存储器111为可装拆于行车记录仪的外部存储器，在例如取出在EEPROM103中存放的驾驶状态数据、改写本LSI100的工作程序时使用。

扩展程序存放存储器112、可选相机113、图像处理IC114、IrDA控制器IC115、和IrDA模组116，都是用于扩展行车记录仪的功能的可选设备，都通过可选设备连接用的并行总线，与本LSI100连接。

扩展程序存放存储器112为存放在基本程序存放存储器109中存放不下的程序和数据的单元，可以用例如闪存(2Mb)。可选相机113为用于获取与相机101不同角度(例如车辆后方)的视频的单元。图像处理IC114为对由可选相机113所得的视频数据实施规定的图像处理(模/数转换处理、去除噪声处理、颜色补正处理、图像压缩处理等)，并输出至本LSI100。IrDA控制器IC115和IrDA模组116为进行与移动电话终端或远程控制器的红外通信的单元。

升压稳压器120为将输入电压V1(例如12V或是24V)升压并生成输出电压V2(例如48V)的电源IC。

二极管121的阳极与升压稳压器120的输出端连接。二极管121的阴极通过电阻124与二次电池125的正极连接。二极管122的阳极与升压稳压器120的输出端连接。二极管121的阴极与降压稳压器130～132的输入端连接。二极管123的阳极与二次电池124的正极连接。二极管123的阴极与降压稳压器130～132的输入端连接。二次电池125由通过二极管121和电阻124的充电线路，由输出电压V2而被充电，由通过二极管123的放电线路，从正极引出电池电压V3。降压稳压器130～132，被供给输出电压V2和电池电压V3的高的一方。

降压稳压器130～132，生成各自的内部电压VDD0(例如1.5V)、第1接口电压VDD1(例如2.8V)、和第2接口电压VDD2(例如3.3V)，将这些供给行车记录仪的各部分。

如果在车辆中搭载了上面结构所成的行车记录仪，由于讨厌自身责任的交通事故和危险驾驶被记录，所以驾驶者总是注意安全驾驶，就可以对交通事故的防止做出贡献。另外，万一无过失责任的驾驶者卷入交通事故的情况下，通过事后分析行车记录仪中记录的驾驶状态数据，也可以证明驾驶者的正当性。

图294为表示总线接口电路的一个结构例(串行输入输出)的电路图。如本图所示，本LSI100具有控制器200、和总线接口电路300。

总线接口电路300为用于将装置外部连接的2个系统的2线式串行总线I2C#1和I2C#2作为装置内部的相同的总线来处理的双向总线多路复用器，具有N沟道型MOS场效应晶体管301、N沟道型MOS场效应晶体管302、电平移位器311～313、电平移位器321～323、和逻辑和运算器330。

晶体管301的漏极与2线式串行总线I2C#1的数据线连接，通过电阻R1，上拉至第1接口电压VDD1的施加端。晶体管301的源极与接地端连接。晶体管302的漏极与2线式串行总线I2C#2的数据线连接，通过电阻R2，上拉至第2接口电压VDD2的施加端。晶体管302的源极与接地端连接。也就是说，2线式串行总线I2C#1、I2C#2被加上与各自连接的外部设备的电源电压的合适的接口电压。

晶体管301导通时，2线式串行总线I2C#1的数据线成为低电平(接地电压GND)。晶体管301截止时，2线式串行总线I2C#1的数据线成为高电平(第1接口电压VDD1)。晶体管302导通时，2线式串行总线I2C#2的数据线成为低电平(接地电压GND)。晶体管302截止时，2线式串行总线I2C#2的数据线成为高电平(第2接口电压VDD2)。

电平移位器311的输入端与2线式串行总线I2C#1的数据线连接。电平移位器311的输出端与逻辑和运算器330的第1输入端连接。电平移位器321的输入端与2线式串行总线I2C#2的数据线连接。电平移位器321的输出端与逻辑和运算器330的第2输入端连接。逻辑和运算器330的输出端与控制器200的数据信号输入端连接。

电平移位器311将在第1接口电压VDD1与接地电压GND之间波动的脉冲信号电平移动为在内部电压VDD0与接地电压GND之间波动的脉冲信号并输出。电平移位器321将在第2接口电压VDD2与接地电压GND之间波动的脉冲信号电平移动为在内部电压VDD0与接地电压GND之间波动的脉冲信号并输出。逻辑和运算器330通过对分别从电平移位器311、321输入的脉冲信号进行逻辑和运算，生成在内部电压VDD0与接地电压GND之间波动的逻辑和信号，将其作为至控制器200的输入数据信号IN而发送。

电平移位器312、322的输入端都与控制器200的数据信号输出端连接。电平移位器312的输出端与晶体管301的栅极连接。电平移位器322的输出端与晶体管302的栅极连接。

电平移位器312将在内部电压VDD0与接地电压GND之间波动的来自控制器200的输出数据信号OUT电平移动为在第1接口电压VDD1与接地电压GND之间波动的脉冲信号并输出。电平移位器322将在内部电压VDD0与接地电压GND之间波动的来自控制器200的输出数据信号OUT电平移动为在第2接口电压VDD2与接地电压GND之间波动的脉冲信号并输出。

电平移位器313、323的输入端都与控制器200的时钟信号输出端连接。电平移位器313的输出端与2线式串行总线I2C#1的时钟线连接。电平移位器323的输出端与2线式串行总线I2C#2的时钟线连接。

电平移位器313将在内部电压VDD0与接地电压GND之间波动的来自控制器200的时钟信号CLK电平移动为在第1接口电压VDD1与接地电压GND之间波动的脉冲信号并输出。电平移位器323将在内部电压VDD0与接地电压GND之间波动的来自控制器200的时钟信号CLK电平移动为在第2接口电压VDD2与接地电压GND之间波动的脉冲信号并输出。

如上所述，总线接口电路300具有信号分配功能部(晶体管301、302和电平移位器312、322)，分配从控制器200输出的单一的输出数据信号OUT，传递至2线式串行总线I2C#1、I2C#2的各数据线，和相同的信号分配功能部(电平移位器313、323)，分配从控制器200输出的单一的时钟信号CLK，传递至2线式串行总线I2C#1、I2C#2的各时钟线。

此外，总线接口电路300具有信号结合功能部(电平移位器311、321以及逻辑和运算器330)，其结合分别从2线式串行总线I2C#1、I2C#2输入的多个输入信号从而生成向控制器200的输入数据信号IN。

另外，总线接口电路300具有电平移位功能部(电平移位器311～313、321～323)，在交接控制器200和2线式串行总线I2C#1、I2C#2之间的信号时，转换给控制器200的内部电压VDD0和分别给2线式串行总线I2C#1、I2C#2的接口电压VDD1、VDD2之间的信号电平。

如此，本LSI100具有与连接的外部设备的电源电压的2个系统的串行总线。然而，在本LSI的内部，2线式串行总线I2C#1、I2C#2作为1个系统而处理。根据这样的结构，即使连接电源电压不同的多个外部设备，通过对基于各个电源电压进行合理的分组，将各组(上面为2.8V驱动组和3.3V驱动组)与不同系统的串行总线连接，就可以防止高电平电压差所造成的功耗和抗噪性的劣化。由此，通过采用上面的结构，就可以例如将以前的模组(3.3V)和最新的模组(2.8V)与相同的总线连接而使用。另外，通过采用上面的结构，也可以减低本LSI100的设计(配件选定、用于在工作保证范围内的接口电压下熟练使用外部设备的电源周边的稳定化等)、PCB的设计、质量评价的负担。

图295为表示接口电压VDD1、VDD2的设定范围的视图。如本图所示，即使在相机101、RTC102和EEPROM103各自的接口电压的推荐范围(工作保证范围)不同的情况下，也可以大幅度扩大接口电压VDD1的可设定范围、和接口电压VDD2的可设定范围。另外，不需要另外设置电压转换接口IC(电平移位器IC)，也不会担心成本的增加和机器规模的增大。

此外，控制器200为进行分别与2线式串行总线I2C#1、I2C#2连接的外部设备(相机101、RTC102和EEPROM103)的地址控制和片选控制的结构。如此，由于控制器200作为主体调停各个信号输出工作，所以与总线连接的多个外部设备在使2个系统的信号结合时不会产生障碍。

此外，本发明的结构在以上的实施方式之外部脱离发明主旨的范围内可加以各种变更。

例如，上面的实施方式中，是列举适用于通过串行总线连接多个外部设备的半导体装置的结构的例子而进行说明的，但本发明的使用对象不限于此，也可广泛适用于通过并行总线连接多个外部设备的半导体装置。

图296为表示总线接口电路的一个结构例(4位并行输入)的电路图。本结构例的半导体装置X1，具有控制器X2、和总线接口电路(单向总线多路复用器)X3。

总线接口电路X3具有电平移位器X10～X13、电平移位器X20～X23，和逻辑和运算器X30～X33。电平移位器X10～X13的各输入端，与并行总线BUS1的各位线连接。电平移位器X10～X13的各输出端，与逻辑和运算器X30～X33的各第1输入端连接。电平移位器X20～X23的各输入端，与并行总线BUS2的各位线连接。电平移位器X20～X23的各输出端，与逻辑和运算器X30～X33的各第2输入端连接。逻辑和运算器X30～X33的各输出端，与控制器X2的数据信号输入端(4位)并接。

电平移位器X10～X13将在第1接口电压VDD1与接地电压GND之间波动的脉冲信号电平移动为在内部电压VDD0与接地电压GND之间波动的脉冲信号并输出。电平移位器X20～X23将在第2接口电压VDD2与接地电压GND之间波动的脉冲信号电平移动为在内部电压VDD0与接地电压GND之间波动的脉冲信号并输出。逻辑和运算器X30～X33通过对分别从电平移位器X10～X13、和电平移位器X20～X23输入的脉冲信号进行逻辑和运算，生成在内部电压VDD0与接地电压GND之间波动的逻辑和信号，将其作为至控制器200的输入数据信号IN<0>～IN<3>而发送。

图297为表示总线接口电路的一个结构例(4位并行输出)的电路图。本结构例的半导体装置Y1具有控制器Y2、和总线接口电路(单向总线多路复用器)Y3。

总线接口电路Y3具有电平移位器Y10～Y13、和电平移位器Y20～Y23。电平移位器Y10～Y13的输入端，分别与控制器200的数据信号输出端(4位)并接。电平移位器Y10～Y13的输出端，分别与并行总线BUS1的各位线连接。电平移位器Y20～Y23的输入端，分别与控制器200的数据信号输出端(4位)并接。电平移位器Y20～Y23的输出端，分别与并行总线BUS2的各位线连接。

电平移位器Y10～Y13将在内部电压VDD0与接地电压GND之间波动的来自控制器200的输出数据信号OUT<0>～OUT<3>电平移动为在第1接口电压VDD1与接地电压GND之间波动的脉冲信号并输出。电平移位器Y20～Y23将在内部电压VDD0与接地电压GND之间波动的来自控制器200的输出数据信号OUT<0>～OUT<3>电平移动为在第2接口电压VDD2与接地电压GND之间波动的脉冲信号并输出。

图298为表示总线接口电路的一个结构例(4位并行输入输出)的电路图。本结构例的半导体装置Z1具有控制器Z2、和总线接口电路(双向总线多路复用器)Z3。

总线接口电路Z3具有电平移位器Z10a～Z13a、电平移位器Z10b～Z13b、电平移位器Z10c～Z13c、电平移位器Z20a～Z23a、电平移位器Z20b～Z23b、电平移位器Z20c～Z23c、和逻辑和运算器Z30～Z33。

电平移位器Z10a～Z13a的各输入端，与并行总线BUS1的各位线连接。电平移位器Z10a～Z13a的各输出端，与逻辑和运算器Z30～Z33的各第1输入端连接。电平移位器Z20a～Z23a的各输入端，与并行总线BUS2的各位线连接。电平移位器Z20a～Z23a的各输出端，与逻辑和运算器Z30～Z33的各第2输入端连接。逻辑和运算器Z30～Z33的各输出端，与控制器Z2的数据信号输入端(4位)并接。

电平移位器Z10b～Z13b的输入端，分别与控制器200的数据信号输出端(4位)并接。电平移位器Z10b～Z13b的输出端，分别与并行总线BUS1的各位线连接。电平移位器Z20b～Z23b的输入端，分别与控制器200的数据信号输出端(4位)并接。电平移位器Z20b～Z23b的输出端，分别与并行总线BUS2的各位线连接。

电平移位器Z10c～Z13c的输入端，都与控制器200的输出使能信号输出端连接。电平移位器Z10c～Z13c的输出端，分别与电平移位器Z10b～Z13b的各使能控制端连接。电平移位器Z20c～Z23c的输入端，分别与控制器200的输出使能信号输出端连接。电平移位器Z20c～Z23c的输出端，分别与电平移位器Z20b～Z23b的各使能控制端连接。

电平移位器Z10a～Z13a将在第1接口电压VDD1与接地电压GND之间波动的脉冲信号电平移动为在内部电压VDD0与接地电压GND之间波动的脉冲信号并输出。电平移位器Z20a～Z23a将在第2接口电压VDD2与接地电压GND之间波动的脉冲信号电平移动为在内部电压VDD0与接地电压GND之间波动的脉冲信号并输出。逻辑和运算器Z30～Z33通过对分别从电平移位器Z10a～Z13a、和电平移位器Z20a～Z23a输入的脉冲信号进行逻辑和运算，生成在内部电压VDD0与接地电压GND之间波动的逻辑和信号，将其作为至控制器200的输入数据信号IN<0>～IN<3>而发送。

电平移位器Z10b～Z13b将在内部电压VDD0与接地电压GND之间波动的来自控制器200的输出数据信号OUT<0>～OUT<3>电平移动为在第1接口电压VDD1与接地电压GND之间波动的脉冲信号并输出。电平移位器Z20b～Z23b将在内部电压VDD0与接地电压GND之间波动的来自控制器200的输出数据信号OUT<0>～OUT<3>电平移动为在第2接口电压VDD2与接地电压GND之间波动的脉冲信号并输出。

电平移位器Z10c～Z13c将在内部电压VDD0与接地电压GND之间波动的来自控制器200的输出使能信号OEN电平移动为在第1接口电压VDD1与接地电压GND之间波动的脉冲信号并输出。电平移位器Z20c～Z23c将在内部电压VDD0与接地电压GND之间波动的来自控制器200的输出使能信号OEN电平移动为在第2接口电压VDD2与接地电压GND之间波动的脉冲信号并输出。

此外，本发明为可以利用于通过总线连接多个外部设备的半导体装置的技术。

另外，上面是就本发明的最佳实施方式进行说明的，但公开的发明可以由各种方法变形而得，此外，可以获得与上面具体列举的结构所不同的各种实施方式，对于本领域普通技术人员是显而易见的。由此，下面的权利要求旨在技术上包括不脱离本发明的要点和技术领域的范围内的本发明的所有变形例。

Claims (24)

1.一种半导体装置，其特征在于，包括：

端子，其用于在所述半导体装置外部连接多个总线；

总线接口电路，其用于将所述多个总线在所述半导体装置内部作为相同的总线来处理；和

控制器，其连接于所述总线接口电路。

2.根据权利要求1所述的半导体装置，其特征在于，

所述总线接口电路包括：

信号分配功能部，其分配从所述控制器输出的单一输出信号，传输至所述多个总线。

3.根据权利要求1所述的半导体装置，其特征在于，

所述总线接口电路包括：

信号结合功能部，其结合从所述多个总线分别输入的多个输入信号，传输至所述控制器。

4.根据权利要求1所述的半导体装置，其特征在于，

所述总线接口电路包括：

电平移位功能部，其在提供给所述控制器的内部电压和分别提供给所述多个总线的接口电压之间，变换信号的电压电平。

5.根据权利要求4所述的半导体装置，其特征在于，

所述控制器进行分别连接于所述多个总线的设备的地址控制或片选控制。

6.根据权利要求1所述的半导体装置，其特征在于，

对所述多个总线，根据各个连接的设备的电源电压，提供各个不同的接口电压。

7.根据权利要求1～6中任意一项所述的半导体装置，其特征在于，

所述多个总线是串行总线或并行总线。

8.一种半导体装置，其特征在于，包括：

第1输入端子，其连接由第1电源电压驱动的第1设备；

第2输入端子，其连接由第2电源电压驱动的第2设备；

第1电平移位器，其与所述第1输入端子连接，并变换为第3电源电压；

第2电平移位器，其与所述第2输入端子连接，并变换为所述第3电源电压；和

控制部，其由所述第3电源电压驱动，并且与所述第1电平移位器的输出和所述第2电平移位器的输出连接。

9.根据权利要求8所述的半导体装置，其特征在于，

还包括：

第3电平移位器，其将所述第3电源电压变换为所述第1电源电压；

第4电平移位器，其将所述第3电源电压变换为所述第2电源电压；

第1输出端子，其向所述第1设备输出基于来自所述第3电平移位器的信号的信号；和

第2输出端子，其向所述第2设备输出基于来自所述第4电平移位器的信号的信号。

10.根据权利要求9所述的半导体装置，其特征在于，

所述第1输出端子与所述第1输入端子是相同的端子。

11.根据权利要求9所述的半导体装置，其特征在于：

所述第2输出端子与所述第2输入端子是相同的端子。

12.根据权利要求10所述的半导体装置，其特征在于，

还包括：

晶体管，其连接在所述第1电平移位器与所述第1输入端子的连接点、和基准电压之间，所述第3电平移位器的信号输入到控制端子；和

电阻，其连接在所述第1输入端子和所述第1电源电压之间。

13.根据权利要求11所述的半导体装置，其特征在于，

还包括：

晶体管，其连接在所述第2电平移位器与所述第2输入端子的连接点、和基准电压之间，所述第4电平移位器的信号输入到控制端子；和

电阻，其连接在所述第2输入端子和所述第2电源电压之间。

14.根据权利要求8所述的半导体装置，其特征在于，

所述第1设备为相机，所述第2设备为存储器。

15.根据权利要求14所述的半导体装置，其特征在于，

作为所述第2设备，还连接用于生成日期和时间并输出给所述半导体装置的实时时钟。

16.根据权利要求8所述的半导体装置，其特征在于，

所述第1电源电压为2.85V。

17.根据权利要求8所述的半导体装置，其特征在于，

所述第2电源电压为3.3V。

18.一种行车记录仪，其特征在于，包括：

权利要求8所述的半导体装置；

相机模组，其连接于所述第1输入端子；和

存储器，其连接于所述第2输入端子。

19.根据权利要求18所述的行车记录仪，其特征在于，

所述存储器为EEPROM。

20.根据权利要求18所述的行车记录仪，其特征在于，

还包括：

实时时钟，其与所述第2输入端子连接，生成日期和时间，输出给所述半导体装置。

21.根据权利要求18所述的行车记录仪，其特征在于，

还包括：

第1电阻，其插入所述第1输入端子和所述第1电源电压之间。

22.根据权利要求21所述的行车记录仪，其特征在于，

还包括：

第2电阻，其插入所述第2输入端子和所述第2电源电压之间。

23.根据权利要求21所述的行车记录仪，其特征在于，

所述第1电源电压为2.85V。

24.根据权利要求23所述的行车记录仪，其特征在于，

所述第2电源电压为3.3V。

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