CN101848059A - 抑制总线串扰的自适应时间编解码装置及其编解码方法 - Google Patents
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Abstract
本发明公开了一种抑制总线串扰的自适应时间编解码装置及其编解码方法，主要解决现有时间总线编码方法的数据传送效率低和总线功耗较大的问题。其编码过程是：(1)对总线待传送数据是否会引起最坏情况串扰进行判断，并生成标志信号；(2)根据标志信号状态，将无最坏情况串扰的数据直接传送，将有最坏情况串扰的数据仅传送其奇数位数据；(3)根据该标志信号指示下一周期的输入状态。本发明彻底消除了最坏情况串扰，具有数据传送效率高和总线功耗较低的优点，可用于超大规模集成电路的设计。
Description
技术领域
本发明属于微电子技术领域，涉及深亚微米工艺集成电路片上总线，特别涉及一种抑制总线串扰的编解码，可用于超大规模集成电路的设计。
背景技术
随着集成电路工艺特征尺寸的不断缩减，单一集成器件尺寸减小，局部互连线长度随之减小，然而全局互连线的长度随着芯片尺寸的增大而增大。而且，由于相邻互连线之间距离以及互连线宽高比的减小，互连线之间的耦合电容CI已接近甚至远大于接地电容CL。不断增加的耦合电容使相邻互连线发生相对翻转时产生严重的串扰。总线上的串扰延迟分为6种类型，即0、1、1+λ、1+2λ、1+3λ和1+4λ，其中λ为工艺参数，且λ＝CI/CL。最坏情况串扰已成为影响信号时序及时钟周期的主要因素，并导致集成电路性能下降及功能出错；同时串扰还会增加互连线的功耗和噪声。因此，消除串扰尤其是最坏情况串扰对全局互连线延迟、功耗及噪声的影响成为提高集成电路芯片性能的关键。本发明最坏情况串扰是指1+3λ和1+4λ串扰类型。
总线编码方法可以有效地消除互连线间的最坏情况串扰，目前已有总线编码方法有空间编码和时间编码两种编码方法。其中时间编码方法避免了额外增加的冗余线数目占原始总线数目的比例，解决了空间编码布线开销大的问题，但数据传输效率提高有限。现有的时间编码方法主要涉及以下几种：
“Acrosstalk aware interconnect with variable cycle transmission”提出一种可变周期时间编码方法，其思想是针对不同的串扰类型数据采用不同的传送周期。具体实施为：同时分析待传送数据字的原码和反码的串扰类型，选择串扰较小的数据进行传送，传送数据所需的周期数由编码装置中的串扰分析电路动态控制，当串扰类型为0、1和1+λ三种情况时，用1个周期传送；当串扰类型为1+2λ时，用2个周期传送；当串扰类型为1+3λ时，用3个周期传送；当串扰类型为1+4λ时，用4个周期传送。该方法本质上并没有抑制最坏情况串扰，只是缓解了串扰对总线性能的不利影响，提高了数据传输效率，缺点是编码电路的延迟较大，且未对编码方法的功耗开销进行优化。
“Area efficient temporal coding schemes for reducing crosstalk effects”提出一种插入屏蔽字的时间编码方法。具体实施为：在连续传送的输入数据字之间插入全“0”或全“1”数据字，再依次输出到总线上，这样同一时刻总线上不存在相对翻转，1+3λ和1+4λ串扰被完全消除，提高了数据传输效率。该方法的缺点是传送的数据量增加一倍，且插入屏蔽字增加了总线的额外翻转，增加了总线功耗。
“A novel spatio-temporal adaptive bus encoding for reducing crosstalkinterferences with trade-offs between performance and reliability”提出一种双周期时间编码方法。具体实施为：将总线每三位一组分成若干个子总线，每个子总线的输入数据有23种情况，每种情况对应一种双周期翻转方式。该双周期翻转方式中用两条线的翻转方式代表编码字，另一条为固定线，即相邻子总线间的屏蔽线，共八种排列组合方式。每种组合都不会使两条相邻线都发生翻转，消除了1+3λ和1+4λ串扰。该方法的缺点是每个数据都需要两个时钟周期传送，传输效率低。
发明内容
本发明的目的在于避免上述已有技术的不足，提供一种高性能的抑制总线串扰的自适应时间编解码装置及其编解码方法，以实现在消除最坏情况串扰的前提下，进一步减小总线串扰延迟，提高总线的数据传送效率，抑制总线动态功耗的增加。
为实现上述目的，本发明抑制总线串扰的自适应时间编码装置，包括：
状态解析模块，用于判断当前总线上输出数据out与待传送数据in是否存在最坏情况串扰，如果有，则标志信号state置“1”，否则置“0”；
数据传送模块，用于根据标志信号state，决定总线待传送数据的传送方式，若标志信号state为“0”，则输出信号next_out直接输出待传送数据；若标志信号state为“1”，则将输出信号next_out的奇数位数据置为待传送数据的奇数位数据，而偶数位数据保持不变，同时将标志信号state置为“0”；
第一寄存器R1，用于寄存标志信号state，并将输出接至解码器数据选择模块的数据选择端flag；
第二寄存器R2，用于寄存数据传送模块(12)输出信号next_out，并将输出接至总线，同时反馈到状态解析模块(11)和数据传送模块(12)的输入端。
上述的数据传送模块，对于标志信号state为“1”的情况，同理亦可将输出信号next_out的偶数位数据置为待传送数据的偶数位数据，而奇数位数据保持不变，同时将标志信号state置为“0”。
为实现上述目的，本发明抑制总线串扰的自适应时间解码装置，包括：
数据选择模块，用于根据数据选择信号flag选择解码器输入，若数据选择信号flag为“0”，则解码器输入为总线上的数据，否则解码器输入保持不变；
第三寄存器R3，用于寄存并输出经解码器得到的数据。
为实现上述目的，本发明抑制总线串扰的自适应时间编码方法，包括如下步骤：
(1)判断总线待传送数据最坏情况串扰：
判断条件1：如果n条总线信号线中存在任意三条相邻的信号线，该三条信号线满足中间线的信号发生翻转，且其相邻的两条线上信号的翻转方向与中间线上信号的翻转方向相反；或者其中两条相邻线上的信号发生相对翻转，另外一条线上的信号保持不变；
判断条件2：如果2条边界信号线中靠近屏蔽线的那条边界线与其次边界线，该两条信号线上的信号发生相对翻转；
若总线待传送数据的翻转情况满足以上判断条件之一，则判为待传送数据会引起最坏情况串扰，同时设置标志信号state为“1”；反之判为待传送数据不会引起最坏情况串扰，同时设置标志信号state为“0”；
(2)根据标志信号state作如下操作：
如果state为“0”，则表明待传送数据不会引起最坏情况串扰，此时数据传送模块直接输出待传送数据in；
如果state为“1”，则表明待传送数据会引起最坏情况串扰，此时数据传送模块输出信号next_out的奇数位分别置为待传送数据in的奇数位数据，其偶数位数据保持不变，即将输出信号next_out的n-1，n-3，...，1位分别置为待传送数据in的n-1，n-3，...，1位数据，其n-2，n-4，...，0位数据保持不变；
(3)根据标志信号sate指示编码器下一周期作如下操作：
如果state为“0”，则指示编码器在下一个周期输入下一个新数据，并转到步骤(1)；
如果state为“1”，则指示编码器在下一个周期输入保持原值，并将标志信号state置为“0”，并转到步骤(2)；
(4)将输出信号next_out进行寄存，并输出至总线上。
上述步骤(2)所述的，对于标志信号state为“1”的情况，同理亦可将数据传送模块输出信号next_out的偶数位分别置为待传送数据in的偶数位数据，其奇数位数据保持不变，将输出信号next_out的n-2，n-4，...，0位分别置为待传送数据in的n-2，n-4，...，0位数据，其n-1，n-3，..，1位数据保持不变。
为实现上述目的，本发明抑制总线串扰的自适应时间解码方法，包括如下步骤：
(A)如果数据选择信号flag为“0”，则表示当前从总线接收的数据为总线原始数据，此时数据选择模块直接输出总线数据；
(B)如果数据选择信号flag为“1”，则数据选择模块输入保持不变；
(C)将输出信号进行寄存，并输出解码数据。
本发明具有如下优点：
1)本发明法由于通过状态解析模块判断总线待传送数据是否存在最坏情况串扰，对于无最坏情况串扰的数据采用单周期传送，对于有最坏情况串扰的数据采用双周期传送，因此可提高总线的工作频率，进而提高总线的数据传送效率；
2)本发明由于对于有最坏情况串扰的数据采用双周期传送编码方式，使保持位起到屏蔽线的作用，彻底消除了总线的最坏情况串扰，因此减小了总线串扰延迟，提高总线的工作频率，进而提高总线的数据传输效率；
3)本发明采用的编码方式由于不增加额外的信号翻转次数，在消除最坏情况串扰的同时，抑制了总线功耗的增加。
4)与现有技术相比，本发明通过仅增加两条冗余线，不仅提高了总线时间编码方法时间节省率和总线的数据传送效率，而且抑制了总线功耗的增加。
附图说明
图1是本发明抑制总线串扰的自适应时间编码装置结构框图；
图2是本发明抑制总线串扰的自适应时间解码装置结构框图；
图3是本发明抑制总线串扰的自适应时间编码方法流程图；
图4是本发明抑制总线串扰的自适应时间解码方法流程图；
图5是现有编码方法与本发明编码方法的时间节省率对比图；
图6是现有编码方法与本发明编码方法的能耗节省率对比图。
具体实施方式
参照图1，本发明的抑制总线串扰的自适应时间编码装置，包括状态解析模块11，数据传送模块12，第一寄存器R1和第二寄存器R2。其中：状态解析模块11，对n位总线待传送数据in是否会引起最坏情况串扰进行判断，输出标志信号state，将其接至数据传送模块12的输入端，并且指示编码器下一周期的操作；数据传送模块12，根据标志信号state选择待传送数据in的传送方式，输出信号为next_out；第一寄存器R1，寄存标志信号state，并将输出接至解码器数据选择模块21的数据选择端flag；第二寄存器R2，寄存数据传送模块12输出信号next_out，并将输出接至总线，同时反馈到状态解析模块11的输入端。
参照图2，本发明的抑制总线串扰的自适应时间解码装置，包括数据选择装置21和第三寄存器R3。其中数据选择装置21的数据选择端接编码器中第一寄存器R1的输出端，数据选择装置21的一个输入端in接总线，其输出接至第三寄存器R3的输入端，第三寄存器R3的输出反馈至数据选择装置21的另一输入端。
参照图3，本发明的抑制总线串扰的自适应时间编码方法，定义第i个总线待传送数据为di(dn-1 i，dn-2 i，...，d1 i，d0 i)，其中dj i(j＝0，1，2，...，n-1)表示总线待传送数据的第j位值，经编码后的数据为Di，其编码过程包括如下步骤：
步骤1，判断总线待传送数据di(dn-1 i，dn-2 i，...，d1 i，d0 i)最坏情况串扰：
判断条件1：如果n条总线信号线中存在任意三条相邻的信号线，该三条信号线满足中间线的信号发生翻转，且其相邻的两条线上信号的翻转方向与中间线上信号的翻转方向相反；或者其中两条相邻线上的信号发生相对翻转，另外一条线上的信号保持不变；
判断条件2：如果2条边界信号线中靠近屏蔽线的那条边界线与其次边界线，该两条信号线上的信号发生相对翻转；
若总线待传送数据di的翻转情况满足以上判断条件之一，则判为待传送数据di会引起最坏情况串扰，同时设置标志信号state为“1”；反之判为待传送数据di不会引起最坏情况串扰，同时设置标志信号state为“0”。
步骤2，根据标志信号state作如下操作：
如果state为“0”，则表明待传送数据di不会引起最坏情况串扰，此时数据传送模块直接输出待传送数据di(dn-1 i，dn-2 i，...，d1 i，d0 i)，即经编码后的数据为
如果state为“1”，则表明待传送数据di会引起最坏情况串扰，此时数据传送模块输出信号next_out的奇数位分别置为待传送数据di(dn-1 i，dn-2 i，...，d1 i，d0 i)的奇数位数据，其偶数位数据保持不变，即编码后的数据为
由于偶数位保持不变，彻底消除了1+3λ和1+4λ串扰情况。
步骤3，根据标志信号sate指示编码器下一个周期作如下操作：
如果state为“0”，则指示编码器在下一个周期输入新数据di+1，并转到步骤(1)；
如果state为“1”，则指示编码器在下一个周期输入保持原值di，并将标志信号state置为“0”，并转到步骤(2)，即下一个周期经编码后的数据为
将其与上一个周期编码输出
相比，仅更新了偶数位数据，由于奇数位数据保持不变，彻底消除了1+3λ和1+4λ串扰情况，实现了有最坏串扰数据的双周期传送；
步骤4，将编码后的数据Di进行寄存，并输出至总线上。
参照图4，本发明的抑制总线串扰的自适应时间解码方法，定义第i个总线上的数据为Di(Dn-1 i，Dn-2 i，...，D1 i，D0 i)，其中Dj i(j＝0，1，2，...，n-1)表示总线数据的第j位值，经解码后的数据为b′i，其解码过程包括如下步骤：
步骤A，如果数据选择信号flag为“0”，则表示当前从总线接收的数据为总线原始数据，此时解码器输出数据为
步骤B，如果数据选择信号flag为“1”，则解码器输入Di保持不变；
步骤C，将输出信号b′i进行寄存，并输出解码数据。
本发明编码方法的优点可以通过以下的仿真结果作进一步说明。
仿真条件：采用VerilogHDL语言设计“插入屏蔽字编码”、“双周期时间总线编码”和本发明编码方法的编解码器。通过在simplescalar模拟器的sim-safe工具上运行SPEC95/2000(benchmark)基准，分别为vortex、ijpeg、1i、m88ksim、parser、vpr和gcc00程序，得到多种32位指令数据流。利用ModelSim仿真工具和总线的能耗计算方法，分别对各种编码方法进行了时间节省率和能耗节省率分析。
仿真1：对采用现有“插入屏蔽字编码”和“双周期时间总线编码”与本发明编码方法的时间节省率进行对比，其结果如图5所示。
由图5可知，对于不同的基准程序数据，取工艺参数λ＝CI/CL＝4时，“插入屏蔽字编码”与“双周期时间总线编码”的时间节省率相当，均增加了约6％；本发明编码方法的时间节省率为20％以上。可见，本发明编码方法在时间节省率方面比现有技术有明显的优势。
仿真2：对采用现有“插入屏蔽字编码”和“双周期时间总线编码”与本发明编码方法的能耗节省率进行对比，其结果如图6所示。
由图6可知，对于不同的基准程序数据，取工艺参数λ＝CI/CL＝4时，“插入屏蔽字编码”的能耗增加达40％以上，“双周期时间总线编码”的能耗增加约22％～28％，而本发明编码方法的能耗增加较少，约为12％～23％。可见，本发明编码方法在能耗节省率方面比现有技术有优势。
上述仅为本发明抑制总线串扰的自适应时间编解码装置及编解码方法的一个实例描述，显然本领域的技术人员可以按照本发明的构思和方案作出变更，但围绕本发明的任何修改和变化均在本发明权力要求书的保护范围之内。
Claims (7)
1.一种抑制总线串扰的自适应时间编码装置，包括：
状态解析模块(11)，用于判断当前总线上输出数据out与待传送数据in是否存在最坏情况串扰，如果有，则标志信号state置“1”，否则置“0”；
数据传送模块(12)，用于根据标志信号state，决定总线待传送数据的传送方式，若标志信号state为“0”，则输出信号next_out直接输出待传送数据；若标志信号state为“1”，则将输出信号next_out的奇数位数据置为待传送数据的奇数位数据，而偶数位数据保持不变，同时将标志信号state置为“0”；
第一寄存器R1，用于寄存标志信号state，并将输出接至解码器数据选择模块(21)的数据选择端flag；
第二寄存器R2，用于寄存数据传送模块(12)输出信号next_out，并将输出接至总线，同时反馈到状态解析模块(11)的输入端。
2.根据权利要求1所述的抑制总线串扰的自适应时间编码装置，其中所述的数据传送模块(12)，对于标志信号state为“1”的情况，同理亦可将输出信号next_out的偶数位数据置为待传送数据的偶数位数据，而奇数位数据保持不变，同时将标志信号state置为“0”。
3.一种抑制总线串扰的自适应时间解码装置，包括：
数据选择模块(21)，用于根据数据选择信号flag选择解码器输入，若数据选择信号flag为“0”，则解码器输入为总线上的数据，否则解码器输入保持不变；
第三寄存器R3，用于寄存并输出经解码器得到的数据。
4.一种抑制总线串扰的自适应时间编码方法，包括如下步骤：
(1)判断总线待传送数据最坏情况串扰：
判断条件1：如果n条总线信号线中存在任意三条相邻的信号线，该三条信号线满足中间线的信号发生翻转，且其相邻的两条线上信号的翻转方向与中间线上信号的翻转方向相反；或者其中两条相邻线上的信号发生相对翻转，另外一条线上的信号保持不变；
判断条件2：如果2条边界信号线中靠近屏蔽线的那条边界线与其次边界线，该两条信号线上的信号发生相对翻转；
若总线待传送数据的翻转情况满足以上判断条件之一，则判为待传送数据会引起最坏情况串扰，同时设置标志信号state为“1”；反之判为待传送数据不会引起最坏情况串扰，同时设置标志信号state为“0”；
(2)根据标志信号state作如下操作：
如果state为“0”，则表明待传送数据不会引起最坏情况串扰，此时数据传送模块直接输出待传送数据in；
如果state为“1”，则表明待传送数据会引起最坏情况串扰，此时数据传送模块输出信号next_out的奇数位分别置为待传送数据in的奇数位数据，其偶数位数据保持不变，即将输出信号next_out的n-1，n-3，...，1位分别置为待传送数据in的n-1，n-3，...，1位数据，其n-2，n-4，...，0位数据保持不变；
(3)根据标志信号sate指示编码器下一周期作如下操作：
如果state为“0”，则指示编码器在下一个周期输入下一个新数据，并转到步骤(1)；
如果state为“1”，则指示编码器在下一个周期输入保持原值，并将标志信号state置为“0”，并转到步骤(2)；
(4)将输出信号next_out进行寄存，并输出至总线上。
5.根据权利要求4所述的抑制总线串扰的自适应时间编码方法，其中步骤(2)所述的，对于标志信号state为“1”的情况，同理亦可将数据传送模块输出信号next_out的偶数位分别置为待传送数据in的偶数位数据，其奇数位数据保持不变，将输出信号next_out的n-2，n-4，..，0位分别置为待传送数据in的n-2，n-4，...，0位数据，其n-1，n-3，...，1位数据保持不变。
6.根据权利要求4所述的抑制总线串扰的自适应时间编码方法，其中步骤(1)中所述的屏蔽线，为总线与选择信号线flag之间插入的一条地线，以避免选择信号线flag对总线的串扰影响。
7.一种抑制总线串扰的自适应时间解码方法，包括如下步骤：
(A)如果数据选择信号flag为“0”，则表示当前从总线接收的数据为总线原始数据，此时数据选择模块直接输出总线数据；
(B)如果数据选择信号flag为“1”，则数据选择模块输入保持不变；
(C)将输出信号进行寄存，并输出解码数据。
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Legal Events
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Effective date of registration: 20160802 Address after: Xi'an City, Shaanxi province Taibai Road 710071 No. 2 Patentee after: Shaanxi Xi'an electronic large Assets Management Co.,Ltd. Address before: Xi'an City, Shaanxi province Taibai Road 710071 No. 2 Patentee before: Xidian University |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20161018 Address after: High tech Zone Industrial Park Shanglinyuan road 710075 No. 15 Shaanxi Xi'an Patentee after: Shaanxi optoelectronic integrated circuit pilot Technology Research Institute Co.,Ltd. Address before: Xi'an City, Shaanxi province Taibai Road 710071 No. 2 Patentee before: Shaanxi Xi'an electronic large Assets Management Co.,Ltd. |
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| CP03 | Change of name, title or address | ||
| CP03 | Change of name, title or address |
Address after: No. 15, Shanglinyuan 1st Road, Hi tech Zone, Xi'an, Shaanxi 710199 Patentee after: Shaanxi optoelectronic pilot Institute Technology Co.,Ltd. Address before: No.15, Shanglinyuan 1st Road, new industrial park, high tech Zone, Xi'an, Shaanxi 710075 Patentee before: Shaanxi optoelectronic integrated circuit pilot Technology Research Institute Co.,Ltd. |
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| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: Adaptive time encoding and decoding device for suppressing bus crosstalk and its encoding and decoding method Effective date of registration: 20230328 Granted publication date: 20130814 Pledgee: Xi'an Hi-tech Emerging Industry Investment Fund Partnership (L.P.) Pledgor: Shaanxi optoelectronic pilot Institute Technology Co.,Ltd. Registration number: Y2023610000221 |
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| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Granted publication date: 20130814 Pledgee: Xi'an Hi-tech Emerging Industry Investment Fund Partnership (L.P.) Pledgor: Shaanxi optoelectronic pilot Institute Technology Co.,Ltd. Registration number: Y2023610000221 |