CN101847607A - 快闪存储器的工艺及应用于快闪存储器的绝缘结构 - Google Patents

Abstract

本发明提供一种快闪存储器的制作方法及一种应用在快闪存储器的绝缘结构，其特征在于形成一个T字状的浅沟槽隔离，此浅沟槽隔离具有一个加宽的帽盖层覆盖于基底以及一个渐缩的底部嵌入基底。此T字状的浅沟槽隔离的优点在于其加宽的帽盖层可以在形成快闪存储器的浮置栅极侧翼的时候，提供较大的工艺宽裕度以提升产品良率。

Description

快闪存储器的工艺及应用于快闪存储器的绝缘结构

技术领域

本发明涉及一种快闪存储器制作方法及一种应用于快闪存储器的绝缘结构，特别是涉及一种提升快闪存储器的工艺宽裕度的制作方法和绝缘结构。

背景技术

快闪存储器具有不易流失以及可重复抹除读写的特性，加上传输快速、低耗电，所以应用层面非常广泛，近来许多可携式产品都采用快闪存储器，在许多的资讯、通讯及消费性电子产品中都已将其当成必要元件。为了提供轻巧及高品质的电子元件产品，提升快闪存储器的元件积集度与品质便成为资讯产业发展的重点。

一般来说，快闪存储单元包含有用来储存电荷的浮动栅极(floating gate)、介电层以及用来控制数据存取的控制栅极(control gate)，由下至上依序堆叠于隧穿氧化层上。为了提升快闪存储器的效能，传统工艺中会在浮动栅极两侧增加侧翼，以提升栅极耦合率(gate coupling ratio，GCR)。栅极耦合率越高，快闪存储器写入(program)和抹除(erase)的时间则会越短，而快闪存储器的操作效率即可因此而提升。

然而，在90纳米的工艺中，制作浮动栅极侧翼的对准精确误差值(alignment accuracy tolerance)必须维持在30纳米以下。对于现今的工艺技术而言，是一个极大的挑战。

发明内容

有鉴于此，本发明提供一种新颖的快闪存储器工艺和结构，以增加制作浮动栅极侧翼的工艺宽裕度。

根据本发明的第一优选实施例，本发明提供一种快闪存储器制作方法，包含：首先提供基底，基底表面依序覆盖第一介电层、第一导电层、第一掩模层和第二掩模层，接着，在第二掩模层、该第一掩模层、第一导电层、第一介电层和基底中，形成第一沟槽，而于第二掩模层中部分的第一沟槽具有第一宽度，在基底、第一介电层、第一导电层和第一掩模层中部分的第一沟槽具有第二宽度，其中该第一宽度大于该第二宽度，然后，以绝缘材料填满第一沟槽，并且使绝缘材料的上表面与第二掩模层的上表面切齐，之后，移除第二掩模层以及部分的第一掩模层，暴露出第一导电层，接着形成第二导电层覆盖第一导电层和绝缘材料，然后，在第二导电层中形第二沟槽，并且使绝缘材料的上表面经由第二沟槽暴露出来，再形成第二介电层顺应地覆盖第二沟槽表面和第二导电层表面，最后形成第三导电层覆盖第二介电层并且填满该第二沟槽。

根据本发明的第二优选实施例，本发明提供一种快闪存储器制作方法，包含：首先提供基底，基底表面依序覆盖第一介电层、第一导电层、第一掩模层和第二掩模层，接着，在第二掩模层、该第一掩模层、第一导电层、第一介电层和基底中，形成第一沟槽，而于第二掩模层、第一掩模层和第一导电层中的第一沟槽具有第一宽度，在第一介电层和基底中的第一沟槽具有第二宽度，其中该第一宽度大于该第二宽度，然后，以绝缘材料填满第一沟槽，并且使绝缘材料的上表面与第二掩模层的上表面切齐，之后，移除第二掩模层以及第一掩模层，暴露出第一导电层，接着形成第二导电层覆盖第一导电层和绝缘材料，然后，在第二导电层中形第二沟槽，并且使绝缘材料的上表面经由第二沟槽暴露出来，再形成第二介电层顺应地覆盖第二沟槽表面和第二导电层表面，最后形成第三导电层覆盖第二介电层并且填满该第二沟槽。

根据本发明的另一优选实施例，本发明提供一种应用于快闪存储器的绝缘结构，包含：基底包含导电层以及第一绝缘结构包含第一底部与第一帽盖层，其中该第一帽盖层较该第一底部宽，其中该第一底部位于该基底和该导电层中，该第一帽盖层覆盖于该导电层，本发明的快闪存储器结构另包含第二绝缘结构与第一绝缘结构相邻，其中第二绝缘结构包含第二底部与第二帽盖层，其中第二帽盖层较第二底部宽，其中第二底部位于基底和导电层中，第二帽盖层覆盖于导电层。

本发明利用一种新颖的工艺，使得绝缘材料所形成的结构呈现T字状，也就是说呈现一种顶部加宽的结构，而加宽的部分，则可增加制作浮置栅极侧翼的工艺宽裕度。

为了使贵审查委员能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。

附图说明

图1到图10绘示的是根据本发明的第一优选实施例的快闪存储器的制作方法示意图。

图11至图15绘示的是根据本发明的第二优选实施例的快闪存储器的制作方法示意图。

图16至图17绘示的是本发明所提供的应用快闪存储器的绝缘结构。

附图标记说明

12：基底              14：第一介电层

16：第一导电层        18：第一掩模层

20：第二掩模层        21：光掩模

22：第三掩模层        24、26：沟槽

28、28’：第一宽度    30、30’：第二宽度

34：绝缘材料          36：第二导电层

38：第四掩模层        39：间隔

40：间隙壁            42：沟槽

44：第二介电层        46：第三导电层

48：快闪存储器        52：基底

54：介电层            56：导电层

58：第一帽盖层        60：第一底部

64：第一绝缘结构      68：第二帽盖层

70：第一底部          84：第一绝缘结构

90：绝缘结构

具体实施方式

图1到图10绘示的是根据本发明的第一优选实施例的快闪存储器的制作方法示意图。如图1所示，首先提供基底12，基底12表面依序覆盖第一介电层14、第一导电层16、第一掩模层18和第二掩模层20。基底12可包含硅、硅覆绝缘基底等，第一介电层14可以为氧化硅作为后续的隧穿氧化层，第一导电层16可以为多晶硅、掺杂多晶硅或其它导电材料，第一掩模层18可以为氧化硅作为垫氧化层，第二掩模层20可以为氮化硅。

接着，在第二掩模层20上形成第三掩模层22，其中该第三掩模层22可以为光致抗蚀剂，之后，以光掩模21定义第三掩模层22，然后，经过曝光显影后，图案化第三掩模层22，接者，以图案化的第三掩模层22为掩模，蚀刻第二掩模层20、第一掩模层18、第一导电层16、第一介电层14和基底12，形成沟槽24。接着，移除第三掩模层22。

如图2a所示，对第二掩模层20进行退缩(pull back)工艺，形成沟槽26。沟槽26是由在第二掩模层20中由第二掩模层20退缩定义出的第一宽度28和由基底12、第一介电层14、第一导电层16和第一掩模层18定义的第二宽度30所组成，其中第一宽度28大于第二宽度30。而退缩工艺可利用蚀刻等工艺来达成，而第一宽度28与第二宽度30构成阶梯轮廓而不连续。

根据本发明的另一优选实施例，第一宽度28的形成方式也可以用下列工艺代替：如图2b所示，首先，在沟槽24完成后，使用紧缩步骤(trimming process)或是干蚀刻使得第三掩模层22缩小，并定义出第一宽度28的宽度，接着，以第三掩模层22为掩模，以第一掩模层18为停止层，蚀刻第二掩模层20，以将第一宽度28转印到第二掩模层20。然后，移除第三掩模层22。

接着，在第一宽度28与第二宽度30制作完成之后，如图3所示，将绝缘材料34填满沟槽26并且覆盖第二掩模层20，然后，利用第二掩模层20当作研磨停止层来进行化学机械抛光(CMP)，将绝缘材料34研磨平整使其和第二掩模层20切齐。填入沟槽26的绝缘材料34也具有第一宽度28’和第二宽度30’。第一宽度28’包含了填于沟槽26的第一宽度28中的绝缘材料34，第二宽度30’包含了填入沟槽26的第二宽度30的绝缘材料34。在后续快闪存储器完成之后，充当浅沟槽隔离，而绝缘材料34可以为浅沟槽隔离填充物，例如，氧化硅。

然后，如图4所示，完全移除第二掩模层20和部分的第一掩模层18并且暴露出第一导电层16的表面，此时绝缘材料34的第一宽度28’部分和部分的第一掩模层18形成一个帽盖层，覆盖于第一导电层16。如图5所示，形成第二导电层36，例如多晶硅层，全面覆盖绝缘材料34和暴露的第一导电层16。

如图6所示，在第二导电层36的表面形成图案化的第四掩模层38，而第四掩模层38的图案可以使用与前述步骤相同的光掩模21来定义，其中图案化的第四掩模层38具有多个间隔39。如图7所示，在第四掩模层38的侧壁形成间隙壁40，以缩小原本图案化的第四掩模层38所定义的间隔39。其中，形成间隙壁40的方法可以为于图案化的第四掩模层38的表面顺应地沉积掩模材料，再利用各向异性蚀刻在第四掩模层38侧壁形成间隙壁40。

接着以第四掩模层38和间隙壁40为掩模，蚀刻第二导电层36以形成沟槽42，此步骤的目的主要在于形成浮置栅极所需的侧翼。之后，移除第四掩模层38和间隙壁40。如图8所示，浮置栅极侧翼是位于部分的第二导电层36中，更精确的说，浮置栅极侧翼是位于覆盖在绝缘材料34上的第二导电层36，标示浮置栅极侧翼W的处，值得注意的是：先前所进行的退缩工艺，使得后续绝缘材料34形成第一宽度28’的段落L部分，此段落L可使得在形成浮置栅极侧翼W的时候，其工艺宽裕度增加。也就是说，进行图6的步骤，在定义间隔39位置时，因为有段落L部分，因此，可以放宽对对准精确度的要求，并且可提升产品成功率。

如图9所示，在沟槽42表面和第二导电层36的表面顺应地形成第二介电层44，例如ONO层，作为栅极氧化层。最后，在第二介电层44上形成图案化的第三导电层46当作字线(word line)，并作为控制栅极，填满沟槽42并且覆盖第二介电层44。此时本发明的快闪存储器48业已完成。快闪存储器48的控制栅极由第三导电层46所构成，浮置栅极则是由第二导电层36和第一导电层16所共同组成，隧穿氧化层和栅极氧化层则分别由第一介电层14和第二介电层44所构成。

根据本发明的第二优选实施例，本发明提供另一种快闪存储器的制作方法，以下将简述第二优选实施例快闪存储器制作方法，具有相同的元件将延用第一优选实施例中的元件符号。第二优选实施例的制作方法和第一优选实施例的制作方法差别在于：第二优选实施例的方式所形成的第一宽度28是由第二掩模层20、第一掩模层18和第一导电层16所构成，而第一优选实施例所形成的第一宽度28仅由第二掩模层20所构成。

而图11至图15绘示的是根据本发明的第二优选实施例的快闪存储器的制作方法示意图。

如图11所示，供基底12，基底12表面依序覆盖第一介电层14、第一导电层16、第一掩模层18和第二掩模层20。接着利用已知的光刻暨蚀刻工艺，在第二掩模层20、第一掩模层18、第一导电层16、第一介电层14和基底12中，形成沟槽26，其中沟槽26位于第二掩模层20、第一掩模层18和第一导电层16中的部分具有第一宽度28，而位于第一介电层14和基底12中有第二宽度30。

于第二优选实施例中，形成沟槽26的方式和第一优选实施例的方式大致相同，如图1所示，首先以图案化的第三掩模层22为掩模，形成沟槽24，接着移除第三掩模层22，然后，如图2a所示，对第二掩模层20进行退缩工艺，以下步骤和第一优选实施例不同，在第二优选实施例中，接着以退缩后的第二掩模层20为掩模，对第一掩模层18和第一导电层16进行蚀刻，即可形成如图11中的沟槽26。另一个形成沟槽26的方法为：如图1所示，首先以图案化的第三掩模层22为掩模，形成沟槽24，接着移除第三掩模层22，然后，如图2b所示，在沟槽24完成后，使用紧缩步骤(trimming process)或是干蚀刻使得第三掩模层22缩小，并定义出第一宽度28的宽度，接着，以第三掩模层22为掩模，以第一介电层14为停止层，蚀刻第二掩模层20、第一掩模层18和第一导电层16，以将第一宽度28转印到第二掩模层20、第一掩模层18和第一导电层16。然后，移除第三掩模层22，即形成如图11中的沟槽26。

如图12所示，接着，同样地，在沟槽26中填入绝缘材料34并平坦化，使绝缘材料34的表面和第二掩模层20切齐，然后，移除第二掩模层20和第一掩模层18，并且暴露出第一导电层16。

如图13所示，形成第二导电层36覆盖绝缘材料34以及第一导电层16，然后形成图案化的第四掩模层38和位于第四掩模层38的侧壁的间隙壁40，之后，如图14所示，以第四掩模层38和间隙壁40为掩模蚀刻第二导电层36，以形成沟槽42。然后顺应的于沟槽42表面和第二导电层36的表面形成第二介电层44作为栅极氧化层。最后，如图15所示，形成图案化的第三导电层46作为控制栅极，填满沟槽42并且覆盖第二介电层44。此时本发明的第二实施例的快闪存储器48业已完成。

根据本发明的第一优选实施例和第二优选实施例，本发明的快闪存储器的制作方法其特征在于沟槽26具有一个第一宽度28，形成第一宽度28其中之一方式为对第二掩模层20进行退缩工艺。请同时参考图6和图8，如此一来，可使得填入沟槽26的绝缘材料34的第一宽度28’中，形成段落L部分。并且在定义浮置栅极的侧翼W时(即定义间隔39的位置时)，由于有段落L的距离，因此，可以放宽对准精确度。

图16绘示的是本发明所提供一种应用于快闪存储器的绝缘结构，如图16所示，绝缘结构90包含有基底52，基底52上设有介电层54和导电层56，绝缘结构90另包含有第一绝缘结构64和第二绝缘结构84，其中第一绝缘结构64与第二绝缘结构84相邻，第一绝缘结构64包含第一底部60与第一帽盖层58，第一底部60位于基底52、介电层54和导电层56中，第一帽盖层58则是覆盖于导电层56，此外，第一帽盖层58较第一底部60宽，因此由第一帽盖层58和第一底部60所组成的第一绝缘结构64形成T字状。

同样地，第二绝缘结构84包含第二底部70与第二帽盖层68，而第二底部70位于基底52、介电层54和导电层56中，第二帽盖层68则是覆盖于导电层56，此外，第二帽盖层68较第二底部70宽，因此由第二帽盖层68和第二底部70所组成的第二绝缘结构84亦形成T字状。再者，第一帽盖层58具有第一水平突出部分H₁，也就是比第一底部60宽的部分，第二帽盖层68具有第二水平突出部分H₂，也就是比第二底部70宽的部分，第一水平突出部分H₁和第二水平突出部分H₂同时覆盖导电层56。

前述的介电层54可以为氧化硅，导电层56可以为多晶硅，第一绝缘结构64与第二绝缘结构84可以由浅沟槽隔离填充物，例如氧化硅，所构成。

此外，如图17所示，导电层56和介电层54可以选择性地设置，本发明的精神在于绝缘结构有较宽的帽盖层覆于绝缘结构的底部所设置的基底上，并且绝缘结构的底部和帽盖层共同构成T字状。因此只要T字状绝缘结构，具有帽盖层覆盖在支撑体(例如基底)上，即属于本发明的范围。

本发明的第一绝缘结构64与第二绝缘结构84可以作为浅沟槽隔离，和传统的浅沟槽隔离的相异之处在于：本发明的绝缘结构为T字状，其具有较宽的帽盖层覆盖于基底，而传统的浅沟槽隔离则没有加宽的帽盖层，并且传统的浅沟槽隔离是将整个浅沟槽隔离嵌入基底之中，而本发明的绝缘结构，则具有一个较宽的帽盖层覆盖于基底。本发明的T字状绝缘结构，不仅可以应用于快闪存储器，更可以应用在其它需要浅沟槽隔离、场氧化层或其它绝缘隔离的半导体结构。此外，对于快闪存储器，本发明的绝缘结构，可以增加快闪存储器的浮置栅极侧翼的工艺宽裕度。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims (19)

1.一种快闪存储器的制作方法，包含：

提供一基底，该基底表面依序覆盖一第一介电层、一第一导电层、一第一掩模层和一第二掩模层；

于该第二掩模层、该第一掩模层、该第一导电层、该第一介电层和该基底中，形成一第一沟槽，其中设于该第二导电层中的部分该第一沟槽具有一第一宽度，而设于该第一介电层、该第一导电层、该第一掩模层和该基底中的部分该第一沟槽具有一第二宽度，其中该第一宽度大于该第二宽度；

以一绝缘材料填满该第一沟槽，且该绝缘材料的上表面与该第二掩模层的上表面切齐；

移除该第二掩模层以及部分该第一掩模层，暴露出该第一导电层；

形成一第二导电层覆盖该第一导电层和该绝缘材料；

在该第二导电层中形成一第二沟槽，并暴露该绝缘材料的上表面；

形成一第二介电层顺应地覆盖该第二沟槽表面和该第二导电层表面；以及

形成一第三导电层覆盖该第二介电层并且填满该第二沟槽。

2.如权利要求1所述的制作方法，其中形成该第一沟槽的方法包含：

形成一第三掩模层覆盖该第二掩模层；

以光掩模定义该第三掩模层，并图案化该第三掩模层；

以图案化的该第三掩模层为一第一掩模，蚀刻该第二掩模层、该第一掩模层、该第一导电层、该第一介电层和该基底，形成一第三沟槽；

移除该第三掩模层；以及

将该第二掩模层退缩，以定义该第一沟槽的该第一宽度。

3.如权利要求1所述的制作方法，其中形成该第一沟槽的方法包含：

形成一第三掩模层覆盖该第二掩模层；

以一光掩模定义该第三掩模层，并图案化该第三掩模层；

以图案化的该第三掩模层为第一掩模，蚀刻该第二掩模层、该第一掩模层、该第一导电层、该第一介电层和该基底，形成第三沟槽；

对该第三掩模层进行紧缩工艺以定义该第一沟槽的该第一宽度；

以该紧缩后的第三掩模层为第二掩模，蚀刻该第二掩模层；以及

移除该第三掩模层。

4.如权利要求2、3所述的制作方法，其中形成该第二沟槽的方法包含：

在该第二导电层上形成第四掩模层；

以该光掩模定义该第四掩模层，并图案化该第四掩模层；

形成一间隙壁于该图案化的第四掩模层的侧壁；

以该图案化的第四掩模层和该间隙壁为第三掩模，蚀刻该第二导电层；以及

移除该第四掩模层。

5.如权利要求1所述的制作方法，其中该第一沟槽的该第一宽度与该第一沟槽的该第二宽度构成T字状。

6.如权利要求1所述的制作方法，其中该第一介电层包含氧化硅，该第一导电层包含多晶硅，该第一掩模层包含氧化硅，该第二掩模层包含氮化硅。

7.如权利要求1所述的制作方法，其中该绝缘材料作为浅沟槽隔离。

8.如权利要求1所述的制作方法，其中该第二介电层包含二氧化硅-氮化硅-二氧化硅。

9.一种快闪存储器制作方法，包含：

提供一基底，该基底表面依序覆盖一第一介电层、一第一导电层、一第一掩模层和一第二掩模层；

在该第二掩模层、该第一掩模层、该第一导电层、该第一介电层和该基底中，形成第一沟槽，其中设于该第二掩模层、该第一掩模层和该第一导电层中的部分该第一沟槽具有第一宽度，设于该第一介电层和该基底中的部分该第一沟槽具有第二宽度；

以绝缘材料填满该第一沟槽，且该绝缘材料的上表面与该第二掩模层的上表面切齐；

移除该第二掩模层以及该第一掩模层，暴露出该第一导电层；

形成第二导电层覆盖该第一导电层和该绝缘材料；

在该第二导电层中形第二沟槽，并暴露该绝缘材料的上表面；

形成第二介电层顺应地覆盖该第二沟槽表面和该第二导电层表面；以及

形成第三导电层覆盖该第二介电层并且填满该第二沟槽。

10.如权利要求9所述的制作方法，其中形成该第一沟槽的方法包含：

形成第三掩模层覆盖该第二掩模层；

以光掩模定义该第三掩模层，并图案化该第三掩模层；

以图案化的该第三掩模层为第一掩模，蚀刻该第二掩模层、该第一掩模层、该第一导电层、该第一介电层和该基底，形成第三沟槽；

移除该第三掩模层；

将该第二掩模层退缩以定义该第一沟槽的该第一宽度；以及

以该第二掩模层为第二掩模，蚀刻该第一掩模层和该第一导电层。

11.如权利要求9所述的制作方法，其中形成该第一沟槽的方法包含：

形成第三掩模层覆盖该第二掩模层；

以光掩模定义该第三掩模层，并图案化该第三掩模层；

以图案化的该第三掩模层为第一掩模，蚀刻该第二掩模层、该第一掩模层、该第一导电层、该第一介电层和该基底，形成第三沟槽；

对该第三掩模层进行紧缩工艺并定义该第一沟槽的该第一宽度；

以该紧缩后的第三掩模层为第二掩模，蚀刻该第二掩模层、该第一掩模层和该第一导电层；以及

移除该第三掩模层。

12.如权利要求10所述的制作方法，其中形成该第二沟槽的方法包含：

在该第二导电层上形成第四掩模层；

以该光掩模定义该第四掩模层，以图案化该第四掩模层；

形成间隙壁于该图案化的该第四掩模层的侧壁；

以该图案化的该第四掩模层和该间隙壁为第三掩模，蚀刻该第二导电层；以及

移除该第四掩模层。

13.如权利要求9所述的制作方法，其中该第一宽度与该第二宽度构成T字状。

14.一种应用于快闪存储器的绝缘结构，包含：

基底，包含一导电层；以及

第一绝缘结构，包含第一底部与第一帽盖层，其中该第一帽盖层较该第一底部宽，其中该第一底部嵌入于该导电层和该基底中，该第一帽盖层覆盖于该导电层。

15.如权利要求14所述的绝缘结构，另包含第二绝缘结构与该第一绝缘结构相邻，其中该第二绝缘结构包含第二底部与第二帽盖层，其中该第二帽盖层较该第二底部宽，其中该第二底部位于该基底和该导电层中，该第二帽盖层覆盖于该导电层。

16.如权利要求14所述的绝缘结构，其中该第一帽盖层具有第一水平突出部分，该第二帽盖层具有第二水平突出部分，且该第一水平突出部分和该第二水平突出部分同时覆盖该导电层。

17.如权利要求14所述的绝缘结构，其中该第一底部与该第一帽盖层构成第一T字状。

18.如权利要求14所述的绝缘结构，其中该第二底部与该第二帽盖层构成第二T字状。

19.如权利要求14所述的绝缘结构，其中于该基底和该导电层之间，另包含介电层。

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