CN101847599A - 形成感测电路的方法及其结构 - Google Patents

Abstract

本发明涉及形成感测电路的方法及其结构。在一个实施方式中，感测电路包括感测晶体管和补偿电路，以提高由感测电路形成的感测信号的准确性。

Description

形成感测电路的方法及其结构

技术领域

本发明一般涉及电子学，尤其是涉及半导体、其结构和形成半导体器件的方法。

背景技术

过去，半导体工业利用各种方法和电路来形成电流感测信号，其表示通过晶体管例如功率金属氧化物半导体(MOS)场效应晶体管(FET)的电流。一个特定的电路配置利用具有共同连接着的漏极和栅极以及分开的源极的两个晶体管。源极的有源区彼此成比例，以便流经一个晶体管的电流是流经另一晶体管的电流的小百分比。这常常称为镜像晶体管配置或SenseFET。发现通过小晶体管的电流的值与通过较大的晶体管的电流的值不总是恒定的比率。因此，一些配置包括便于将开尔文(Kelvin)感测端子直接连接到大晶体管的源极的分开的开尔文连接。

图1示出具有主晶体管(MT)和感测晶体管(S)的SenseFET215的现有技术例子。感测晶体管(ST)的源极(SS)被引到SenseFET 215的封装的外部的连接。主晶体管(MT)的源极(MS)被引到SenseFET215的封装的外部的连接，且开尔文感测(KS)被引到该封装的另一外部端子。在一些配置中，放大器220连接在虚拟接地或虚拟地线连接中。可以认为，这样的配置通过将感测源极(SS)和主源极(MS)维持在相同的电位而在感测源极(SS)处提供信号，该信号是通过主晶体管的电流的更准确的表示。然而，已经发现，即使该配置也导致通过主晶体管和感测晶体管的电流的值之间的不精确性。

因此，期望有一种电流感测电路和方法，其提供更准确地表示通过主晶体管的电流和通过组合的主晶体管和感测晶体管的漏极的电流的值的信号。

附图说明

图1简要示出现有技术感测电路；

图2简要示出根据本发明的改进的电流感测电路的一部分的实施方式；

图3简要示出根据本发明的另一改进的电流感测电路的一部分的实施方式；

图4简要示出根据本发明的又一改进的电流感测电路的一部分的实施方式；

图5简要示出根据本发明的再一改进的电流感测电路的一部分的实施方式；

图6示出根据本发明的半导体基底的一部分的实施方式的放大等距视图，图4的电流感测电路在该半导体基底上形成；

图7示出根据本发明的容纳图6的半导体基底的半导体封装的平面图；以及

图8-图11简要示出根据本发明的图5的改进的电流感测电路的

实施方式的一些连接的可选实施方式。

为了说明的简洁和清楚，附图中的元件不一定按比例绘制，且不同图中相同的参考数字表示相同的元件。此外，为了描述的简单而省略了公知的步骤和元件的说明与细节。如这里所使用的载流电极(current carrying electrode)表示器件的一个元件，如MOS晶体管的源极或漏极、或双极晶体管的集电极或发射极、或二极管的阴极或阳极，该元件承载通过该器件的电流；而控制电极表示器件的一个元件，如MOS晶体管的栅极或双极晶体管的基极，该元件控制通过该器件的电流。虽然这些器件在这里被解释为某个N沟道或P沟道器件、或某个N型或P型掺杂区，但本领域中的普通技术人员应该认识到，依照本发明，互补器件也是可能的。本领域中的技术人员应认识到，这里使用关于电路操作的词语“在...的期间”、“在...同时”、“当...的时候”不是表示一旦开始操作马上就会出现反应的的准确术语，而是在被初始操作激起的反应之间可能有一些微小但合理的延迟，例如传播延迟。词语“大约”或“实质上”的使用意指元件的值具有被预期非常接近于规定值或位置的参数。然而，如在本领域中所公知的，总是存在阻止值或位置确切地如规定的微小变化。本领域中完全确认，直到约至少10％(且对于半导体掺杂浓度，直到20％)的变化是偏离确切地如所述的理想目标的合理变化。为了附图的清楚，器件结构的掺杂区被示为一般具有直线边缘和精确角度的角。但是，本领域的技术人员理解，由于掺杂物的扩散和活化，掺杂区的边缘一般不是直线，并且角可能不是精确的角。

此外，本描述说明蜂窝设计(其中主体区是多个蜂窝区)而不是单主体设计(其中主体区包括以延长的图案，一般以蛇形图案，形成的单个区)。然而，意图是本描述可应用于蜂窝实现方式和单基部实现方式。

具体实施方式

图2简要示出包括感测类型的晶体管或晶体管20的电流感测电路10的示例性实施方式的一部分。在优选实施方式中，晶体管20是SenseFET类型的晶体管，但也可以是其它类型的双晶体管对，其中一个晶体管是传导大电流的主晶体管，而另一晶体管是传导作为主晶体管的大电流的百分比的电流的镜像晶体管。本领域技术人员应认识到，SenseFET类型的晶体管通常由很多晶体管元件形成，这些晶体管元件相互连接以形成可传导大电流的具有低导通电阻的较大的晶体管或主晶体管。这些元件中的一些有与其余元件的源极分开的源极以形成较小的晶体管或感测晶体管，感测元件的源极被引到单独的外部端子或感测端子。所有元件的各自的漏极和所有元件的栅极通常共同连接以形成SenseFET的相应漏极和栅极。SenseFET是亚利桑那州菲尼克斯市的半导体器件工业LLC(SCILLC)的商标。在1985年11月12日发布给Robert Wrathall的美国专利号4,553,084中公开了SenseFET类型的晶体管的一个例子，该专利由此在这里通过引用被并入。

晶体管20包括通常由虚线框标识的主晶体管25和感测晶体管21。虚线框内的元件示出在感测晶体管21和主晶体管25中固有的各种晶体管元件，其包括各自的主体二极管23和27以及各自的晶体管部分22和26。晶体管21和25一般包括由各自的电阻器37和43示出的导通电阻。导通电阻常常被认为是当晶体管导通时漏极和源极之间的电阻，并可缩写为Rdson。晶体管20通常还包括补偿电路48。在优选实施方式中，补偿电路48包括具有串联连接的电阻器50和电阻器51的电阻分压器，以在电阻器50和51之间的公共连接处形成感测节点55。补偿电路48还包括连接到主晶体管25的源极的输入49以及输出54。

如将在下文例如图6中进一步看到的，晶体管21和25在半导体基底例如半导体基底83上形成，并形成有共同连接着的栅极和共同连接着的漏极。为了便于形成晶体管20的外部连接，多个连接焊盘在基底83上形成。连接焊盘44电连接到电路48的输入和晶体管25的源极。连接焊盘52连接到电路48的输出54。在优选实施方式中，连接焊盘52通过输出54连接到电阻器51的一个端子。连接焊盘56连接到感测节点55，而连接焊盘35连接到晶体管21的源极。可选的连接焊盘36也连接到晶体管21的源极并利于如将在下文中进一步看到的可选实施方式。晶体管21和25的栅极共同连接到连接焊盘33，而晶体管21和25的漏极共同连接到连接焊盘29。如本领域技术人员将认识到的，从电路48以及晶体管21和25的元件到连接焊盘29、33、35、36、44、52和56的电连接一般在基底83上形成为导体布线且通常为金属布线。基底83上的导体布线对晶体管21和25的源极有电阻器39、40和47所示的某个电阻。

基底83和晶体管20通常密封在具有多个外部端子的半导体封装11内。基底83可连接到封装11，例如连接到封装11的引线框。各种公知的技术可用于提供封装11的外部端子和基底83上的连接焊盘之间的电连接。例如，基底83可连接到引线框，且引线接合(wire bond)可在基底83的连接焊盘和封装11的端子之间形成。各种其它公知的技术也可用于提供包括焊料凸块、TAB引线或线夹引线(clip lead)的封装11的外部端子和连接焊盘之间的电连接。在2007年4月10日发布给Carney等人的美国专利号7,202,106中解释了线夹引线的一个例子。不管使用什么技术，从连接焊盘到封装11的外部端子的电路径都有相关的配线电阻(wiring resistance)。电阻器30示出在连接焊盘29和端子12之间的封装配线电阻。类似地，电阻器34、58、59、57、53和45示出连接焊盘33、35、36、56、52和44分别与端子13、15、14、16、17和18之间的封装配线电阻。如本领域技术人员应认识到的，晶体管20可具有与晶体管25的源极的多个连接。与晶体管25的源极的一个这样的可选的额外连接通过与可选的端子19和额外焊盘44的可选的额外连接以虚线示出。

在晶体管20的操作期间，电流60可流入端子12中并流经晶体管20。对于图2所示的应用，晶体管20配置成将电流60传导到端子12中。然而，本领域技术人员应认识到，电流61和62可从端子18和15流到端子12。对于图2所示的应用，电流60的一部分作为电流61流经主晶体管25，而电流60的较小部分作为电流62流经感测晶体管21。与晶体管25的漏极和源极的连接形成电流61的电流流动路径，且电阻器45和47表示在该电流流动路径中的导体感应器的电阻。来自晶体管21的电流通常用于形成表示电流60的值的电流感测信号。电流62的值与电流60的值之间的比称为晶体管20的电流比(Iratio)。Irantio通常表示为：

$\mathrm{Iratio}=\frac{I62+I61}{I62}---\left(E1\right)$

其中：

I61-电流I61的值，以及

I62-电流I62的值。

晶体管25形成有大于晶体管21的源极区的源极区，以便在晶体管21和25的源极区之间存在有源极区比。例如，晶体管25的源极区可350倍于晶体管21的源极区，以便晶体管21和25具有350∶1的源极区比率。在理想情况下，Iratiao的值大约等于源极区比率，因此，电流62的值理想地将为电流60的值乘以所述源极区比率的倒数。例如，如果源极区比率是350，则电流62的值理想地应为电流60的值除以350。

在过去，各种因素使Irandio的值变化，这使电流62不能准确地表示电流60的值。因为电流61的值通常比电流62的值大得多，电阻器45所示的配线电阻两端的电压降比电阻器58或电阻器58和59所示的配线电阻两端的电压降大得多。技术进步始终导致降低Rdson值，从而降低了电阻器43的值，并且还导致降低电阻器45的值，使电阻器43接近于电阻器45的值且通常也更接近于电阻器47的值。因此，电阻器45和/或电阻器47两端的电压降的值变得更重要。此外，电阻器39和58以及电阻器45和47的值通常不具有与Iration值相同的电阻比。因此，电阻器39和58以及电阻器45和47的电阻值之间的差使Iratio的值不是理想的，这使电流62未准确地表示电流60的值。

因此，已经发现，与电阻器39和58两端的电压降比较，补偿电阻器45和47两端的电压降很重要。其它因素也可影响Iratio和电流62的精确性。例如，当温度改变时，电阻器39、40、45、47、58和59中任何一个的值可变化。此外，基底的接近晶体管25的部分可能比基底的接近晶体管21的部分更热，从而使电阻器43改变而电阻器37可能不改变，或由于不一致的加热效应电阻器43可能有比电阻器37更大百分比的变化。此外，制造容限可导致电阻器37和43的电阻从一个制造的部分到随后制造的部分改变了大约电阻器45和58/59的值。Rdson相对于电阻器45和58/59的值的此部分到部分的变化可使Iratio变化且不保持恒定，这也可导致电流62的值不能准确地表示电流60的值。

在半导体基底83上也形成了具有晶体管21和25的补偿电路48，以便由于这样的变化帮助保持Iratio的值实质上恒定。额外的连接焊盘36、52和56也可帮助维持Iratio更恒定。已经发现，由于部分到部分的变化和温度变化，考虑到电阻器45和/或电阻器47两端的电压降，考虑到其中的温度变化和Rdson相对于电阻器45、47和58/59的变化，补偿电路48补偿这样的变化并将Iratio维持到更恒定的值。Iratio的更恒定的值利于电流62的值更准确地表示电流60的值。因此，电流62可用于形成更准确地表示电流60的值的感测信号。如将在下文中进一步看到的，可选的电阻器41和42也可用于帮助最小化Iratio的变化。

在一些应用中，运算放大器例如放大器65可在虚拟接地配置中与反馈网络连接，以从晶体管21接收电流并在放大器65的输出上形成电流感测信号。放大器65通常具有连接到反馈配置的反相输入并且还连接成从晶体管21接收感测电流。放大器65的非反相输入连接成从补偿电路48的感测节点55接收感测信号。反馈电阻器66通常连接到放大器65的反相输入以从输出提供反馈路径。在一些实施方式中，晶体管67可在放大器65的输出和电阻器66之间的反馈路径中，以提供电流缓冲器并可能降低功率消耗。电压通常连接到晶体管67的集电极。虽然晶体管67被示为NPN晶体管，但它可为其它类型，包括PNP或MOS晶体管(连同适当的电压源)。在其它实施方式中，晶体管67被省略，且电阻器66连接在放大器65的输出和反相输入之间。从放大器65的输出提供的回到反相输入的反馈使放大器65强制放大器65的反相和非反相输入处的电压实质上相等。在优选实施方式中，补偿电路48与晶体管25的电流流动路径的配线电阻并联连接。可以认为，该配置帮助补偿电路48分配与电流流动路径的电阻相关的电压降，例如在电路48如电阻器50和51两端连接到晶体管25的封装11的寄生元件。因此，输入49尽可能近地连接到晶体管25的源极并比焊盘44和电阻器45更近地连接到源极通常是优选的。这允许电路48在节点55形成作为寄生电压降的一部分的电压。因此，优选地在节点55处的电压可实质上保持为等于晶体管21的源极上的电压减去在电流流动路径中从源极到端子14和15的电压降。这允许电阻器50和51的值被选择成强制晶体管25的源极达到补偿电流61和62的电流流动路径中的寄生元件的值并且也补偿其中的温度变化。可以认为，端子17应连接到端子18以有助于电路48的操作。也可在封装11内部进行端子17和18之间的连接，只要进行接近于电阻器53和45的端子的连接，其相对于端子203上的公共参考电压具有最低的电压，以便电路48除了其中的任何变化以外还补偿电阻器45和47。

如可从上面的解释中看到的，希望最小化Iratio的变化。因此，电阻器50、51以及可选的电阻器41和42的值被选择成提供这样的关系。如上面的方程E1所示(且在这里再次重复)，

$\mathrm{Iratio}=\frac{I62+I61}{I62}---\left(E1\right)$

通过电阻器53和57的电流与通过电阻器45和47的电流比较是非常小的，因此，可忽略电阻器53和57的值以及相关的电流。使用这些优选实施方式的假设，电流61的值可由下式表示：

$I61=\frac{\mathrm{Vd}20}{R43+R18\mathrm{Pb}+\frac{S4547*(R50+R51)}{S4547+R50+R51}}---\left(E2\right)$

其中：

Vd20-相对于公共参考电压例如端子203上的电压的晶体管20的漏极上的电压，

R43-电阻器43的值，

R18Pb-在端子18和203之间的印刷电路板连接的电阻值，

S4547-电阻器45和47的串联组合的电阻

R50-电阻器50的值，以及

R51-电阻器51的值。

如果电阻器50和51的和比电阻器45和47的和大得多，则与电阻器50和51并联的电阻器45和47的组合可由电阻器45和47近似。因此，方程E2变成：

$I61=\frac{\mathrm{Vd}20}{R43+R18\mathrm{Pb}+S4547}---\left(E3\right)$

电流62的方程是：

$I62=\frac{\mathrm{Vd}20-(I61*R18\mathrm{Pb})-(I61*S4547*\frac{R51}{R50+R51})}{R37+((R41+S4059+R40)*\frac{S3958+R42}{S4059+S3958+R42})}---\left(E4\right)$

其中：

S3958-电阻器39和58的串联组合的电阻，

S4059-电阻器40和59的串联组合的电阻，

R41-电阻器41的值，

R42-电阻器42的值。

将方程E3和E4代回到E1中得到：

$\mathrm{Iratio}=\frac{I62+I61}{I62}=\frac{R37+\frac{R41*(S3958+R42)}{R41+S3958+R42}}{R43+(S4547*(1-\frac{R51}{R50+R51}))}---\left(E4\right)$

如果不使用可选的电阻器41和42，则方程E5变成：

$\mathrm{Iratio}=\frac{I62+I61}{I62}=\frac{R37+S3958}{R43+(S4547*(1-\frac{R51}{R50+R51}))}---\left(E6\right)$

对于不使用电阻器41和42的实施方式，省略电阻器41和与其的连接，且电阻器42由电线代替或短路。因此，在该实施方式中，封装11的端子14处的电压实质上保持为端子16的值。

因为电阻器39、45、47和58的值是晶体管20的寄生元件，电阻器50和51的值可被选择成对所关注的条件最小化Iratio的值的变化。例如，为了在温度变化时最小化Iratio变化，可在一个温度(例如室温)测量或计算电阻器37、39、43、45、47和58的值。接着可例如在第二温度(70或100摄氏度[℃])测量或计算电阻器37、39、43、45、47和58的值。然后，连续反复过程可用于找到导致Iratio的最小变化的电阻器50和51的值。在一个例子中，与39串联的电阻器58、电阻器37、电阻器43、以及与电阻器47串联的电阻器45的值在25℃分别是20、1085、3.1和0.35毫欧姆，而在100℃分别是24.8、1492、4.26和0.44毫欧姆。为电阻器50和51找到的值分别是350和300欧姆。电阻器50和51的这些值导致在从25到100摄氏度(25℃-100℃)的温度范围内的大约0.05％的Iratio变化。在没有电阻器50和51的情况下，Iratio的变化在该温度范围的大约为0.5％。

可选的电阻器41和42连同电阻器50和51一起可被添加或在没有电阻器50和51的情况下使用，以进一步提高Iratio变化。焊盘36尽可能近地连接到晶体管21的源极通常是优选的。可以认为，由于电阻器43比电阻器37变化得多，例如晶体管25比晶体管21热或例如具有比电阻器37更大百分比的变化，电阻器41和42在减少Iratio变化方面是有益的。可以认为，因为电阻器41和42通常有助于减少温度变化，电阻器41和42具有低温度系数是优选的。在某些半导体工艺中，可能很难在半导体基底上形成这样的低温度系数，因此，电阻器41和42被示为在基底83的外部且一般在封装11的外部。在一些实施方式中，电阻器41和42可组装在封装11内并电连接到基底83。在可能在半导体基底上形成低温度系数电阻器的其它实施方式中，电阻器41和42可在其上形成。还认为，可确定包括温度系数的电阻器41和42的值，只要温度系数包括在Iratio方程例如方式E1-E5中。

本领域技术人员应认识到，晶体管67可被省略，且电阻器66可直接连接到放大器65的输出。电流感测信号(CS)通常被认为是电阻器66两端的微分信号。此外，可使用其它电路来代替放大器65。本领域技术人员应认识到，可使用任何电路来代替放大器65，该电路可将两个电压维持在实质上相等的值，例如被示为施加到放大器65的反相和非反相输入的电压。

在可选实施方式中，焊盘36可被省略且电阻器59可直接连接到焊盘35，如虚线95所示。如果电阻器39的值小到足以被忽略，则该配置是有效的。在另一可选实施方式中，也可省略端子14和电阻器59。

图3简要示出包括在图1的说明中描述的晶体管20的电流感测电路68的示例性实施方式的一部分。电路68类似于图1的电路10，只是放大器65的反相输入直接连接到端子14而不连接到电阻器66。放大器65的反馈是从放大器65的输出通过连接链到节点38并回到放大器65的反相输入。电阻器66在从晶体管21的源极出来的电流流动路径中并形成感测信号，通过电阻器66的路径通常具有比通过焊盘36以及电阻器40和59的电流流动路径更高的电流。因此，如果大部分变化从电阻器45、47、39和58中任何一个的变化产生，则该配置更准确地补偿Iratio。本领域技术人员应认识到，晶体管67也可与放大器65和电阻器66一起使用。

图4简要示出包括感测类型晶体管或晶体管70的电流感测电路78的实施方式的示例性部分。晶体管70类似于晶体管20，只是晶体管70包括补偿电路71。电路71类似于电路48，只是放大器72和电阻器73连同电路48的元件例如电阻器50和51在基底83上形成。放大器72和电阻器73与图2的放大器65和电阻器66类似地运行。此外，额外的连接焊盘77和79被添加到基底83，以利于到放大器72和电阻器73的连接。端子74类似于电路10的端子16，但现在用于不同的功能。额外的端子81被添加并连接到焊盘79。电阻器80示出端子81和焊盘79之间的连接的电阻。电阻器73两端的电压形成表示电流60的值的电流感测信号。可在封装11的外部根据端子74和81上的信号使用电流感测信号。

对于省略电阻器41和42的实施方式，将放大器72的反相输入直接连接到焊盘35而不是焊盘77是优选的。焊盘77连接到焊盘35以形成放大器72的反馈连接。电阻器41和42用开路代替。

图5简要示出包括感测类型晶体管或晶体管91的电流感测电路90的示例性实施方式的一部分。晶体管91是图4的描述中解释的晶体管70的可选实施方式。晶体管91类似于晶体管70，只是晶体管91包括补偿电路92。电路92类似于电路71，只是放大器72的反相输入连接到晶体管21的源极。该连接一般通过在基底83上指定电连接的路线来产生。相关的配线电阻由电阻器93示出。对于电阻器93的值非常小的情况，它可被忽略。此外，晶体管94可连接在电阻器73和焊盘56之间，以帮助形成电流感测信号。电压通常连接到晶体管94的集电极。电压可通过额外的端子(未示出)从晶体管20的外部提供，或可从基底83上的额外电路提供。可用类似的方式获得用于操作放大器72的功率。

在其它实施方式中，可省略电阻器41和42中的任一个或两个。在一个实施方式中，可省略两个电阻器41和42。电阻器41可为开路而电阻器42可为短路。对于该实施方式，如图8所示将焊盘77连接到焊盘35是优选的。在另一实施方式中，电阻器41可由开路代替，同时保留电阻器42并将焊盘77连接到焊盘35，如在图8中由虚线示出的。在另一实施方式中，电阻器42可由短路代替，同时保留电阻器41并将焊盘35连接到焊盘77，如在图9所示。图10示出另一可选实施方式，其中放大器72的反相输入可连接到焊盘35而不是焊盘77，且焊盘77将连接到焊盘35。电阻器41可保留，而电阻器42可作为开路被省略。该实施方式最小化关于电阻器58的值的任何顾虑。图11示出另一可选实施方式，其中电阻器41可由短路代替，且电阻器93连接到放大器72的反相输入。在该实施方式中，电阻器73连接到焊盘35而不是焊盘77。

本领域技术人员应认识到，晶体管94也可用在图4的电路71中。

图6示出在半导体基底83上形成的晶体管70的实施方式的一部分的放大等距视图。在优选实施方式中，晶体管70是纵向功率晶体管，且基底83的背部或底部形成晶体管70的漏极。因此，导体88在基底83的背部上形成以利于将晶体管70的漏极电连接到端子12。本领域技术人员应认识到，晶体管20或91也可与晶体管70类似地形成。为了附图的清楚省略了焊盘36、77和79。

图7示出半导体封装11的示例性实施方式的一部分的顶部平面图。所示封装通常称为SO-8扁平引线封装。然而，封装11可以是对晶体管20或70中的任一个具有足够的端子的任何其它封装。

本领域技术人员应认识到，如上文中所述的，除了其它特征以外，本描述还包括形成电流感测电路的方法，该方法包括：提供半导体基底；在半导体基底上形成主晶体管，主晶体管具有形成有源极区的源极；在半导体基底上形成感测晶体管，感测晶体管具有形成有源极区的源极，感测晶体管的栅极耦合到主晶体管的栅极，且感测晶体管的漏极耦合到主晶体管的漏极，其中感测晶体管的源极区小于主晶体管的源极区；在半导体基底上形成电阻分压器，电阻分压器具有第一电阻器和第二电阻器，第一电阻器的第一端子耦合到电阻分压器的输入，第一电阻器的第二端子耦合到感测节点，第二电阻器的第一端子耦合到感测节点，且电阻分压器的输入耦合到主晶体管的源极；将电阻分压器的输入和主晶体管的源极耦合到半导体基底上的第一连接焊盘；将感测晶体管的源极耦合到半导体基底上的第二连接焊盘；将感测节点耦合到半导体基底上的第三连接焊盘；将第二电阻器的第二端子耦合到半导体基底上的第四连接焊盘；以及将第一连接焊盘耦合到半导体封装的第一端子，将第二连接焊盘耦合到半导体封装的第二端子，将第三连接焊盘耦合到半导体封装的第三端子，并将第四连接焊盘耦合到半导体封装的第四端子。

此外，本领域技术人员应认识到，如上文中所述的，本描述还包括感测电路，感测电路除了其它部件以外还包括：在半导体基底上形成的主晶体管和感测晶体管，主晶体管具有带有源极区的源极、栅极和漏极，感测晶体管具有源极区小于主晶体管的源极区的源极、耦合到主晶体管的栅极的栅极、以及耦合到主晶体管的漏极的漏极；在半导体基底上形成的电阻分压器，电阻分压器具有输入、感测节点、第一电阻器和第二电阻器，电阻分压器的输入耦合到主晶体管的源极，第一电阻器具有耦合到电阻分压器的输入的第一端子和耦合到感测节点的第二端子，第二电阻器具有第一端子并具有耦合到感测节点的第二端子；在半导体基底上形成并耦合到电阻分压器的输入的第一连接焊盘，其中电阻分压器的输入位于主晶体管的源极和第一连接焊盘之间；以及连接到半导体基底的半导体封装，半导体封装具有电耦合到第一连接焊盘的第一端子。

本领域技术人员应认识到的在上文中所述的形成准确的感测电路的另一方法除了其它步骤以外还包括：提供主晶体管，其具有导通电阻、栅极和漏极并具有形成有源极区的源极，其中主晶体管配置成传导通过主晶体管的源极的主晶体管电流；提供感测晶体管，其具有导通电阻、耦合到主晶体管的栅极的栅极、耦合到主晶体管的漏极的漏极，并且其具有小于主晶体管的源极区的源极区，其中感测晶体管配置成传导通过感测晶体管的源极的感测晶体管电流，且其中感测晶体管电流与主晶体管电流成的比例为主晶体管的导通电阻与感测晶体管的导通电阻之比；形成主晶体管电流的电流流动路径，电流流动路径具有配线电阻；以及将补偿电路耦合到主晶体管的源极并将补偿电路配置成形成表示配线电阻两端的电压降且具有小于配线电阻两端的电压降的值的感测信号，其中补偿电路与主晶体管的电流流动路径的配线电阻并联连接。

鉴于上述全部内容，显然公开的是一种新的器件和方法。连同其它特征，包括的是形成一种最小化感测类型晶体管的Iratio的变化的补偿电路。在优选实施方式中，补偿电路在基底上作为晶体管的一部分形成。这帮助补偿电路补偿寄生封装电阻和其相关的变化。也可使用进一步帮助最小化Iratio变化的可选的补偿元件。可选的元件通常在半导体基底的外部，但在一些实施方式中可为基底的一部分。

虽然用特定的优选实施方式描述了本发明的主题，但显然对半导体领域的技术人员来说许多替换和变化是明显的。如本领域技术人员认识到的，作为纵向MOS晶体管、从多个源极元件形成的、并具有沟槽型栅极的晶体管20的优选实施方式用作解释补偿方法和电路的工具；然而，用于主晶体管和感测晶体管的晶体管例如晶体管21和25不必由元件形成，而可为条状(stripe)元件或指状(finger)元件或单个源极，且不必有沟槽型栅极。此外，晶体管不必有纵向配置，而可为横向的并且也可为双极晶体管而不是MOS晶体管。而且，本领域技术人员应认识到，晶体管21和25以及电路48不必在共同的半导体基底上形成。晶体管21和25可在分立的基底上并被选择成彼此接近地匹配，或晶体管21和25可在同一基底上形成，但电路48可不在具有晶体管21和25的同一基底上形成。

为描述清楚而始终使用“连接(connect)”这个词，但是，其被规定为与词“耦合(couple)”具有相同的含义。相应地，“连接”应被解释为包括直接连接或间接连接。

Claims (10)

1.一种形成电流感测电路的方法，所述方法包括如下步骤：

提供半导体基底；

在所述半导体基底上形成主晶体管，所述主晶体管具有形成有源极区的源极；

在所述半导体基底上形成感测晶体管，所述感测晶体管具有形成有源极区的源极，所述感测晶体管的栅极耦合到所述主晶体管的栅极，且所述感测晶体管的漏极耦合到所述主晶体管的漏极，其中所述感测晶体管的所述源极区小于所述主晶体管的所述源极区；

在所述半导体基底上形成电阻分压器，所述电阻分压器具有第一电阻器和第二电阻器，所述第一电阻器的第一端子耦合到所述电阻分压器的输入，所述第一电阻器的第二端子耦合到感测节点，所述第二电阻器的第一端子耦合到所述感测节点，且所述电阻分压器的所述输入耦合到所述主晶体管的所述源极；

将所述电阻分压器的所述输入和所述主晶体管的所述源极耦合到所述半导体基底上的第一连接焊盘；

将所述感测晶体管的所述源极耦合到所述半导体基底上的第二连接焊盘；

将所述感测节点耦合到所述半导体基底上的第三连接焊盘；

将所述第二电阻器的第二端子耦合到所述半导体基底上的第四连接焊盘；以及

将所述第一连接焊盘耦合到半导体封装的第一端子，将所述第二连接焊盘耦合到所述半导体封装的第二端子，将所述第三连接焊盘耦合到所述半导体封装的第三端子，并将所述第四连接焊盘耦合到所述半导体封装的第四端子。

2.如权利要求1所述的方法，其中将所述第一连接焊盘耦合到所述半导体封装的所述第一端子的步骤包括：将所述第一端子配置成耦合到公共参考电压，将所述第二端子配置成耦合到放大器的第一输入，将所述第三端子配置成耦合到所述放大器的第二输入，以及将所述第四端子配置成耦合到所述第一端子。

3.一种感测电路，包括：

主晶体管和感测晶体管，所述主晶体管和感测晶体管在半导体基底上形成，所述主晶体管具有带有源极区的源极、栅极和漏极，所述感测晶体管具有源极区小于所述主晶体管的所述源极区的源极、耦合到所述主晶体管的所述栅极的栅极、以及耦合到所述主晶体管的所述漏极的漏极；

电阻分压器，其在所述半导体基底上形成，所述电阻分压器具有输入、感测节点、第一电阻器和第二电阻器，所述电阻分压器的所述输入耦合到所述主晶体管的所述源极，所述第一电阻器具有耦合到所述电阻分压器的所述输入的第一端子和耦合到所述感测节点的第二端子，所述第二电阻器具有第一端子并具有耦合到所述感测节点的第二端子；

第一连接焊盘，其在所述半导体基底上形成并耦合到所述电阻分压器的所述输入，其中所述电阻分压器的所述输入位于所述主晶体管的所述源极和所述第一连接焊盘之间；以及

半导体封装，其连接到所述半导体基底，所述半导体封装具有电耦合到所述第一连接焊盘的第一端子。

4.如权利要求3所述的感测电路，还包括在所述半导体基底上形成并耦合到所述感测晶体管的所述源极的第二连接焊盘、在所述半导体基底上形成并耦合到所述感测节点的第三连接焊盘、以及在所述半导体基底上形成并耦合到所述第二电阻器的所述第一端子的第四连接焊盘；以及

所述半导体封装具有电耦合到所述第二连接焊盘的第二端子、电耦合到所述第三连接焊盘的第三端子、以及电耦合到所述第四连接焊盘的第四端子。

5.如权利要求3所述的感测电路，其中所述电阻分压器的所述输入和所述主晶体管的所述源极之间的距离小于所述第一连接焊盘和所述主晶体管的所述源极之间的距离。

6.如权利要求3所述的感测电路，还包括在所述半导体基底上形成的放大器，所述放大器具有耦合到所述感测节点的第一输入、耦合成从所述感测晶体管的所述源极接收信号的第二输入、以及输出。

7.一种形成感测电路的方法，所述方法包括如下步骤：

提供主晶体管，所述主晶体管具有导通电阻、栅极和漏极并具有形成有源极区的源极，其中所述主晶体管配置成传导通过所述主晶体管的所述源极的主晶体管电流；

提供感测晶体管，所述感测晶体管具有导通电阻、耦合到所述主晶体管的所述栅极的栅极、耦合到所述主晶体管的所述漏极的漏极并具有小于所述主晶体管的所述源极区的源极区，其中所述感测晶体管配置成传导通过所述感测晶体管的所述源极的感测晶体管电流，且其中所述感测晶体管电流与所述主晶体管电流所成的比例为所述主晶体管的所述导通电阻与所述感测晶体管的所述导通电阻之比；

形成所述主晶体管电流的电流流动路径，所述电流流动路径具有配线电阻；以及

将补偿电路耦合到所述主晶体管的所述源极并将所述补偿电路配置成形成表示所述配线电阻两端的电压降且具有小于所述配线电阻两端的电压降的值的感测信号，其中所述补偿电路与所述主晶体管的所述电流流动路径的配线电阻并联连接。

8.如权利要求7所述的方法，还包括在半导体基底上形成所述主晶体管以及在所述半导体基底上形成所述感测晶体管和所述补偿电路。

9.如权利要求7所述的方法，其中将所述补偿电路耦合到所述主晶体管的所述源极的步骤包括：将反馈电路耦合成接收所述感测信号并接收来自所述感测晶体管的所述源极的信号，以及使所述感测信号实质上等于来自所述感测晶体管的所述源极的所述信号的值。

10.如权利要求9所述的方法，其中将所述补偿电路耦合到所述主晶体管的源极的步骤包括：将电阻分压器耦合到所述主晶体管的所述源极并使所述电阻分压器与所述主晶体管的所述电路流动路径的所述配线电阻并联连接。

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