CN101840969A - 一种具有提升光取出率的半导体光电元件及其制造方法 - Google Patents

Abstract

本发明提供一种具有提升光取出率的半导体光电元件，该半导体光电元件包含衬底、第一发光区域以及第二发光区域。其中该第一发光区域以及该第二发光区域包含：一n型导通层，位于该衬底上；一发光层，位于该n型导通层上；一p型导通层，位于该发光层上；一透明导通层，位于该p型导通层上；以及该第二发光区域包含多个孔洞并且围绕于该第一发光区域外围。在发光二极管的主要发光区域(第一发光区域)周围提供一次发光区域(第二发光区域)。次发光区域除了增加主发光区域的光取出率之外，本身同时可发光。再者，本发明同时提供形成次发光区域的方法。本发明可增加半导体光电元件的发光面积并且提高光取出效率。

Description

一种具有提升光取出率的半导体光电元件及其制造方法

技术领域

本发明涉及一种半导体光电元件的结构及其制造方法，尤其涉及包含突出结构的半导体光电元件的结构及其制造方法。

背景技术

发光二极管(Light Emitting Diode；简称LED)，为一种可将电能转化为光能的电子元件，并同时具备二极管的特性。发光二极管最特别之处在于只有从正极通电才会发光，一般给予直流电时，发光二极管会稳定地发光。但如果接上交流电，发光二极管会呈现闪烁的形态。闪烁的频率依据输入交流电的频率而定。发光二极管的发光原理是外加电压，使得电子与空穴在半导体内结合后，将能量以光的形式释放。

对于发光二极管而言，寿命长、低发热量及低耗电量，并且可以节约能源及减少污染是最大的优点。发光二极管的应用面很广，然而发光效率为其中一个有待提升的问题，也始终困扰着发光二极管照明技术的推广普及。发光效率要提升，有效增加光取出效率就是其中一个方法。

传统的发光二极管结构受限于全反射及横向波导效应，无法将发光层所产生的光全部取出，使得发光二极管整体的取光率偏低。

以氮化镓系(GaN)三族氮化物发光二极管为例，氮化镓(GaN)的折射率为2.5，空气折射率为1。假定光的射出是在均匀的光学表面，可以计算出来全反射的临界角为23.5度。当光从氮化镓(GaN)发光二极管发光层射出，只要入射角度大于23.5度，就会全部反射回材料内部。目前发展出许多技术试着有效提升光的取出效率，而表面微结构工艺是提高发光二极管出光效率的其中一个有效技术。

“Light Output Improvement of InGaN-Based Light-Emitting Diodes by Microchannel Structure”，IEEE PHOTONICS TECHNOLOGY LETTERS.VOL.19，NO.15，AUSUST1，200以及“III-Nitride-Based Microarray Light-Emitting Diodes with Enhanced Light Extraction Efficiency”，Japanese Journal of Applied Physics Vol.47，No.8，2008，pp.6757-6759两篇学术期刊皆以增加半导体发光元件的光取出率为目的。在元件的发光区域表面上蚀刻形成圆柱图形的图案，其蚀刻的深度也会影响到光取出率。请参考图1，为元件发光区域表面上蚀刻刻度的深浅比较。当蚀刻图案的刻度深度到达n型接触层比蚀刻图案刻度深度在p型接触层表面上发光强度增加约40％，可提高发光元件的光取出率。由于其研究主要在发光区域进行蚀刻，同时使得原来的发光面积也减少了。

另外，由中国台湾专利公开号码200701521、美国专利公告号码US6953952B2、美国专利公告号码US 7358544B2以及美国专利公开号码US2007/0228393的发明所述，该发明于发光区域外围形成多个柱状结构，并围绕于前述的发光区域。其柱状结构的高度与发光区域的高度可以相等。柱状的角度范围约30～80度，以降低全反射的现象。请参考图2，为显示现有技术的半导体光电元件同面电极形式俯视图。发光区域121上形成一p型电极114，发光区域旁边形成一n型电极113。多个柱状结构119位于元件切割平台118上，以及围绕于前述发光区域121与前述n型电极113周围。前述多个柱状结构119之间包含多个隙缝120。接下来，请参考图3，为图2的A至A’截面示意图。一发光区域121上方形成一透明导电层109。一p型电极114位于前述透明导电层109上方。一n型电极113形成于n型导通层104上，以及位于前述发光区域121旁边。多个柱状结构119位于元件切割平台118上，彼此之间间隔着多个隙缝120。一保护层115覆盖于前述发光区域121及多个柱状结构119上方。由于光无方向性，且光子的位置分布在发光层的每一点。其结构可以使得大部分光线经由柱状结构的角度及高度改变光线折射角度而射出，因此而提高光取出率。但是，光子也可能遇到柱状结构之间的缝隙而让光线无法射出，仍然在发光区域的结构内全反射或是折射，最后转换成热能。

因此，本发明提供一种可增加发光面积并且达到提高发光率的半导体光电结构，将改善上述的技术缺陷。

发明内容

本发明的一目的为增加半导体光电元件的发光面积。

本发明的另一目的为提高半导体光电元件的光取出效率。

鉴于上述的发明背景，为了符合产业利益的需求，本发明提供一种半导体光电元件的结构。在发光结构上同时蚀刻第一发光区域即为主要发光区域及第二发光区域即为次发光区域。多个孔洞位于前述第二发光区域，且与前述第二发光区域围绕于前述第一发光区域外围。一透明导电层覆盖于前述第一发光区域与前述第二发光区域。

本发明的半导体光电元件及其制造方法，能够增加发光面积并且提高光取出效率。

附图说明

图1，为元件发光区域表面上蚀刻刻度的深浅比较；

图2，为显示现有技术半导体光电元件同面电极形式俯视图；

图3，为图2的A至A’的截面示意图；

图4，为本发明的半导体光电元件的同面电极形式俯视图；

图5(a)至图5(g)，为图4B到图4B’的截面的各步骤结构形成示意图；

图6，为孔洞示意图；

图7，为本发明的半导体光电元件的双面电极形式俯视图；

图8，为图7C到图7C’的截面的示意图；以及

图9(a)至图9(d)，为半导体光电元件分离式双面电极形式结构形成示意图。

其中，附图标记说明如下：

101        衬底                    105        发光层

102        缓冲层                  106        电子阻挡层

103        GaN层                   107        p型导通层

104        n型导通层               108        发光结构

109        透明导电层              118        元件切割平台

110        第一发光区域            119        柱状结构

111        第二发光区域            120        缝隙

112        孔洞                    121        发光区域

113        n型电极               122        孔洞直径

114        p型电极               123        孔洞高度

115        保护层                124        孔洞侧边

116        金属层                125        第一表面

117        导电材料层            126        第二表面

具体实施方式

本发明在此所探讨的方向为一种提升光取出率的半导体光电元件结构及其制造方法。为了能彻底地了解本发明，将在下列的描述中提出详尽的步骤及其组成。显然地，本发明的施行并未限定于半导体光电制造工艺领域的普通技术人员所熟习的特殊细节。另一方面，众所周知的组成或步骤并未描述于细节中，以避免造成本发明不必要的限制。本发明的优选实施例会详细描述如下，然而除了这些详细描述之外，本发明还可以广泛地施行在其他的实施例中，且本发明的范围不受限定，其以随附的权利要求书的范围为准。

本发明利用半导体光电元件结构经外延后，借由蚀刻形成第一发光区域即主要发光区域及第二发光区域即次发光区域。前述第二发光区域包含多个孔洞及围绕于该第一发光区域。因为光线是无方向性的，当发光区域的发光层产生光线后，光线除了从p型导通层方向射出外，同时也会朝内部方向或侧边方向射出。随着光线从内部经由反射或折射后而自孔洞向外射出，增加发光面积及提高亮度外，也达到半导体光电元件的光取出效益。

从本发明的技术手段中，本发明提供一种高效率光取出的光电半导体元件的结构，包含一衬底，一第一发光区域，以及一第二发光区域。前述第二发光区域包含多个孔洞并且围绕于前述第一发光区域外围。

前述第一发光区域以及前述第二发光区域包含一n型导通层，位于前述衬底上。一发光层，位于前述n型导通层上。一p型导通层，位于前述发光层上。一透明导电层，位于前述p型导通层上。

一缓冲层，位于前述衬底与前述n型导通层之间。一保护层，覆盖于前述第一发光区域及前述第二发光区域，并暴露出前述p型电极，或是覆盖于前述第一发光区域及前述第二发光区域，并暴露出前述p型电极及前述n型电极。

前述n型导通层包含掺质为硅(Si)，前述p型导通层包含掺质为镁(Mg)。

n型电极电性连接前述n型导通层，p型电极电性连接前述p型导通层。

前述孔洞的直径介于0.1μm至10μm之间，前述孔洞的高度介于p型导通层及n型导通层之间以及前述孔洞的侧壁为粗化表面。

前述衬底可为蓝宝石(Al₂O₃)衬底、碳化硅(SiC)衬底、铝酸锂衬底(LiAlO₂)、镓酸锂衬底(LiGaO₂)、硅(Si)衬底、氮化镓(GaN)衬底，氧化锌(ZnO)衬底、氧化铝锌衬底(AlZnO)、砷化镓(GaAs)衬底、磷化镓(GaP)衬底、锑化镓衬底(GaSb)、磷化铟(InP)衬底、砷化铟(InAs)衬底或硒化锌(ZnSe)衬底。

前述缓冲层可为氮化镓、氮化铝镓(AlGaN)、氮化铝(AlN)、或是In_xGa_1-xN/In_yGa_1-yN超晶格结构；x≠y。

前述透明导电层可为镍金合金(Ni/Au)、氧化铟锡(Indium Tin Oxide；ITO)、氧化铟锌(Indium Zinc Oxide；IZO)、氧化铟钨(Indium Tungsten Oxide；IWO)或是氧化铟镓(Indium Gallium Oxide；IGO)。

另外，本发明也提供一种高效率光取出的光电半导体元件的制造方法，包含提供一衬底，形成一发光结构在前述衬底上。蚀刻前述发光结构以形成一第一发光区域以及一第二发光区域。前述第二发光区域包含多个孔洞及围绕于前述第一发光区域。

前述发光结构依序包含一n型导通层，位于前述衬底上。一发光层，位于前述n型导通层上。一p型导通层，位于前述发光层上。一透明导通层，位于前述p型导通层。

一缓冲层，位于前述衬底与前述n型导通层之间。一保护层覆盖于前述第一发光区域及前述第二发光区域，并暴露出前述p型电极，或是覆盖于前述第一发光区域及前述第二发光区域，并暴露出前述p型电极及前述n型电极。

上述的实施内容，将搭配图示与各步骤的结构示意图详细介绍本发明的结构与各步骤的形成方式。

请参考图4，为本发明的半导体光电元件的同面电极形式俯视图。其第一发光区域110上形成一p型电极114。在前述发光区域110旁边形成一n型电极113。一第二发光区域111围绕于前述第一发光区域110与前述n型电极113周围，并且包含多个孔洞112。接下来，请参考图5(a)至图5(g)，为图4B到图4B’的截面的各步骤结构形成示意图。图5(a)所示，进行衬底101表面的净化处理。提供一衬底101。前述衬底101可为蓝宝石(Al₂O₃)衬底、碳化硅(SiC)衬底、铝酸锂衬底(LiAlO₂)、镓酸锂衬底(LiGaO₂)、硅(Si)衬底、氮化镓(GaN)衬底、氧化锌(ZnO)衬底、氧化铝锌衬底(AlZnO)、砷化镓(GaAs)衬底、磷化镓(GaP)衬底、锑化镓衬底(GaSb)、磷化铟(InP)衬底、砷化铟(InAs)衬底或硒化锌(ZnSe)衬底。将基材表面进行清洗。例如：于充满氢气的环境中以1200℃温度进行热清洗(thermal cleaning)。再通入氨气与三族元素的有机金属先驱物(precursor)。可以采用镓或铟的有机金属化合物作为该有机金属先驱物。例如：三甲基铝(trimethylaluminum；TMAl)或是三乙基铝(triethylaluminum；TEAl)、三甲基镓(trimethylgallium；TMGa)、三乙基镓(triethylgallium；TEGa)、及三甲基铟(trimethylindium；TMIn)及三乙基铟(triethylindium；TEIn)等。

图5(b)所示，为形成一缓冲层102于上述的衬底101上。由于晶格结构与晶格常数是另一项选择外延衬底的重要依据。若衬底与外延层之间晶格常数差异过大，往往需要先形成一缓冲层才可以得到较佳的外延品质。前述缓冲层102形成的方式是以化学气相沉积法(Chemical Vapor Deposition；CVD)。例如在有机金属化学气相沉积(MOCVD；Metal Organic Chemical Vapor Deposition)机台或是分子束外延(MBE；Molecular Beam Epitaxy)机台中，以相对于后续正常外延温度较低的环境长晶。例如氮化铝镓铟的一般长晶温度约在800-1400℃之间，而缓冲层的长晶温度约在250-700℃之间。当使用有机金属化学气相沉积法时，氮的先驱物可以是NH₃或是N₂。镓的先驱物可以是三甲基镓(trimethylgallium；TMGa)或是三乙基镓(triethylgallium；TEGa)。而铝的先驱物可以是三甲基铝(trimethylaluminum；TMAl)或是三乙基铝(triethylaluminum；TEAl)，而铟的先驱物可以是三甲基铟(trimethylindium；TMIn)或是三乙基铟(triethylindium；TEIn)。反应室的压力可以是低压或是常压。前述缓冲层102可为氮化镓(GaN)、氮化铝镓(AlGaN)、氮化铝(AlN)、或是In_xGa_1-xN/In_yGa_1-yN超晶格结构；x≠y。有关于形成InGaN/InGaN超晶格结构的技术，可以参阅先进开发光电股份有限公司的专利申请提案，中国台湾专利申请号096104378。

图5(c)所示，完成缓冲层102后，于缓冲层102上外延形成一发光结构108。为提升发光结构的外延晶格的成长品质，可先形成一无掺杂的氮化镓层(GaN)103或是氮化铝镓层(AlGaN)在缓冲层102上。形成一无掺杂氮化物层103后，掺杂四族的原子以形成n型导通层104。在本实施例中是硅原子(Si)，而硅的先驱物在有机金属化学气相沉积机台中可以是硅甲烷(SiH₄)或是硅乙烷(Si₂H₆)。n型导通层104的形成方式依序由高浓度掺杂硅原子(Si)的氮化镓层(GaN)或是氮化铝镓层(AlGaN)至低浓度掺杂硅原子(Si)的氮化镓层或是氮化铝镓层(AlGaN)。高浓度掺杂硅原子(Si)的氮化镓层(GaN)或是氮化铝镓层(AlGaN)可以提供n型半导体的欧姆接触(Ohmic Contact)。

接着是形成一发光层105在n型导通层104上。其中发光层105可以是单异质结构、双异质结构、单量子阱层或是多重量子阱层结构。目前多采用多重量子阱层结构，也就是多重量子阱层/阻障层的结构。量子阱层可以使用氮化铟镓(InGaN)，而阻障层可以使用氮化铝镓(AlGaN)等的三元结构。另外，也可以采用四元结构，也就是使用氮化铝镓铟(Al_xIn_yGa_1-x-yN)同时作为量子阱层以及阻障层。其中调整铝与铟的比例使得氮化铝镓铟晶格的能阶可以分别成为高能阶的阻障层与低能阶的量子阱层。发光层105可以掺杂n型或是p型的掺杂物(dopant)，可以是同时掺杂n型与p型的掺杂物，也可以完全不掺杂。并且，可以是量子阱层掺杂而阻障层不掺杂、量子阱层不掺杂而阻障层掺杂、量子阱层与阻障层都掺杂或是量子阱层与阻障层都不掺杂。再者，也可以在量子阱层的部分区域进行高浓度的掺杂(delta doping)。

之后，在发光层105上形成一p型导通的电子阻挡层106。p型导通的电子阻挡层106包括第一种III-V族半导体层，以及第二种III-V族半导体层。这两种III-V族半导体层的能隙不同，且具有周期性地重复沉积在上述发光层105上，前述周期性地重复沉积动作可形成能障较高的电子阻挡层(能障高于主动发光层的能障)，用以阻挡过多电子(e-)溢流发光层105。前述第一种III-V族半导体层可为氮化铝铟镓(Al_xIn_yGa_1-x-yN)层，前述第二种III-V族半导体层可为氮化铝铟镓(Al_uIn_vGa_1-u-vN)层。其中，0＜x≤1，0≤y＜1，x+y≤1，0≤u＜1，0≤v≤1以及u+v≤1。当x＝u时，y≠v。另外，前述III-V族半导体层也可为氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、氮化铝镓(AlGaN)、氮化铟镓(InGaN)、氮化铝铟(AlInN)。

最后，掺杂二族的原子以形成p型导通层107于电子阻挡层106上。在本实施例中是镁原子。而镁的先驱物在有机金属化学气相沉积机台中可以是CP₂Mg。p型导通层107的形成方式依序由低浓度掺杂镁原子(Mg)的氮化镓层(GaN)或是氮化铝镓层(AlGaN)至高浓度掺杂镁原子(Mg)的氮化镓层或是氮化铝镓层(AlGaN)。高浓度掺杂镁原子(Mg)的氮化镓层(GaN)或是氮化铝镓层可以提供n型半导体的欧姆接触(Ohmic Contact)。

图5(d)所示，接着形成一透明导电层109于前述的发光结构108上方。前述透明导电层109必须要有高穿透率和高导电特性，可以透光且使电流均匀分散。一般以蒸镀，溅镀等物理气相沉积法形成透明导电层109于发光结构108上。其材料可为镍金合金(Ni/Au)、氧化铟锡(Indium Tin Oxide；ITO)、氧化铟锌(Indium Zinc Oxide；IZO)、氧化铟钨(Indium Tungsten Oxide；IWO)或是氧化铟镓(Indium Gallium Oxide；IGO)。

图5(e)所示，在覆盖透明导电层109后，借由光致抗蚀剂自旋涂布机以离心力将光致抗蚀剂剂全面涂布于透明导电层109的表面上方以形成光致抗蚀剂膜。再以光刻法(Photolithography)将光致抗蚀剂膜图案化而形成掩模，使得预计蚀刻部分显露。再以电感式等离子体蚀刻系统(Inductively coupled plasma etcher；ICP)蚀刻出第一发光区域110、第二发光区域111、多个孔洞112位于前述第二发光区域111及暴露出n型导通层104。其中前述第二发光区域111与多个孔洞112围绕于前述第一发光区域110周围。最后再去除光致抗蚀剂。

图5(f)所示，形成一p型电极114于第一发光区域110上与p型导通层107电性连接。以及，形成一n型电极113与n型导通层104电性连接。前述p型电极114的材料可为镍金合金(Ni/Au)、铂金合金(Pt/Au)、钨(W)或钯(Pd)。前述n型电极114的材料可为钛/铝/钛/金(Ti/Al/Ti/Au)或是铅金合金(Pd/Au)。

最后，如图5(g)所示，形成一保护层115覆盖于前述第一发光区域111以及第二发光区域111上方，并暴露出p型电极114及n型电极113以保持电性连接。保护层115主要是保护第一发光区域110以及第二发光区域111不易受到外界污染或受潮而导致受损。其材料可为二氧化硅(SiO₂)或氮化硅(Si₃N₄)。

有关孔洞112特性的进一步说明。请参考图6，为孔洞示意图。其孔洞的直径122介于0.1μm至10μm之间。孔洞的高度123介于p型导通层及n型导通层之间。孔洞的侧边124为粗糙表面，可利于光的折射。

一般商业上以使用蓝宝石(Al₂O₃)衬底为主，但因蓝宝石衬底有导电性不佳及不易散热等缺点，可能降低半导体光电元件的信赖度(Reliability)。为减少前述的因素影响半导体光电元件的信赖度，本发明人也采用碳化硅(SiC)衬底、硅(Si)衬底、氮化镓(GaN)衬底、砷化镓(GaAs)衬底、磷化镓(GaP)衬底、锑化镓衬底(GaSb)、磷化铟(InP)衬底、砷化铟(InAs)衬底或硒化锌(ZnSe)衬底等具有导电性以及散热性较佳等特性的衬底，形成双面电极形式的半导体光电元件结构。

请参考图7，为本发明的半导体光电元件的双面电极型式俯视图所示。一第一发光区域110上形成一p型电极114。一第二发光区域111围绕于前述第一发光区域110周围并包含多个孔洞112。接下来，请参考图8，为图7C到图7C’的截面的示意图。一第一发光区域110以及一第二发光区域111上形成一透明导电层109。前述第二发光区域111包含多个孔洞112并围绕在前述第一发光区域110外围。一p型电极114位于前述透明导电层109上。一n型电极113位于衬底101下方。最后一保护层115覆盖于前述第一发光区域110及前述第二发光区域111上方，以及暴露出p型电极114保持电性连接。

另外，在半导体的外延制造过程中，由于半导体层与异质衬底之间的晶格常数与热膨胀系数的差异，容易造成半导体于外延过程中产生穿透错位与热应力的问题。因此本发明的另一种制造方法即以半导体分离的技术降低前述的问题，并增加本发明的光电元件的稳定性。

下述几种半导体分离的技术为先进开发光电股份有限公司的专利申请提案。先经由衬底与发光结构分离后，再以蚀刻工艺形成发光区域与突出结构。(本部分的图示步骤即为图9(a)～图9(e)，将由蚀刻步骤开始说明，而半导体分离的技术将不在本说明书赘述。)

第一种半导体分离的方法为成长一第一三族氮化合物半导体层于一暂时衬底的表面。以光刻蚀刻工艺图案化该第一三族氮化合物半导体层。形成一第二三族氮化合物半导体层于该已图案化的第一三族氮化合物半导体层上。形成一导电材料层于该第二三族氮化合物半导体层。以及自该第一三族氮化合物半导体层分离以得到第二三族氮化合物半导体层及导电材料层的组合体。关于本第一种半导体分离的步骤的详细的内容与形成方式，可以参阅先进开发光电股份有限公司的专利申请提案，中国台湾专利申请号097107609。

第二种半导体分离的方法为成长一第一三族氮化合物半导体层于一原始衬底的表面。形成一外延阻断层于该第一三族氮化合物半导体层。成长一第二三族氮化合物半导体层于该外延阻断层及无覆盖的该第一三族氮化合物半导体层上。移除该外延阻断层。成长一第三三族氮化合物半导体层于该第二三族氮化合物半导体层上。沉积一导电材料层于该第三三族氮化合物半导体层上，以及将该第三三族氮化合物半导体层及其上结构自该第二三族氮化合物半导体层分离。关于本第二种半导体分离的方法的详细的内容与形成方式，可以参阅先进开发光电股份有限公司的专利申请提案，中国台湾专利申请号097115512。

第三种半导体分离的方法为首先，配置一掩模于一衬底上。并退火此一掩模以形成多个掩模部。再通过多个掩模部间的空隙将衬底蚀刻出多个柱体。最后再分离掩模与衬底。即可形成一具有柱阵列的衬底。其中上述的多个柱体即构成上述的柱阵列。随后借由此一柱阵列进行外延生长一半导体层，并对柱阵列进行湿蚀刻以分离此一半导体层与衬底，借此以取得一独立式(free-standing)的块材或薄膜。关于本第三种半导体分离的方法的详细的内容与形成方式，可以参阅先进开发光电股份有限公司的专利申请提案，中国台湾专利申请号097117099。

本发明以第二种半导体分离的方法后续工艺为例继而说明。图9(a)所示，以电镀或复合电镀方式形成于一导电材料层117于前述发光结构108的第一表面125上。前述发光结构108与前述导电材料117之间可包含一层金属层116。前述导电材料可为铜(Cu)、镍(Ni)或是钨铜合金(CuW)。前述发光结构包含n型导通层104、发光层105、电子阻挡层106、p型导通层107。其中p型导通层107为前述发光结构108的第一表面125，相对于前述发光结构108第一表面的第二表面126为n型导通层104。

图9(b)所示，分离前述衬底101与前述发光结构108后，借由光致抗蚀剂自旋涂布机以离心力将光致抗蚀剂剂全面涂布于发光结构的表面上方以形成光致抗蚀剂膜。再以光刻法(Photolithography)将光致抗蚀剂膜图案化而形成光掩模，使得预计蚀刻部分显露。再以电感式等离子体蚀刻系统(Inductively coupled plasma etcher；ICP)蚀刻出一第一发光区域110、一第二发光区域111、多个孔洞112并暴露出p型导通层107。其中前述第二发光区域111以及多个孔洞112围绕于前述第一发光区域110周围。同时也分隔出每个单位裸片，以利后续的切割。最后再去除光致抗蚀剂。

图9(c)所示，形成一n型电极113于前述第一发光区域110上与n型导通层104电性连接。p型导通层107的电性连接则经由金属层116及导电材料层117。前述n型电极113的材料可为钛/铝/钛/金(Ti/Al/Ti/Au)或铅/金(Pd/Au)。

请参照图9(d)所示，最后形成一保护层115可覆盖于前述第一发光区域110以及第二发光区域111，并暴露出n型电极113，以保护第一发光区域110以及第二发光区域111不易受到外界污染或干扰而导致受损。前述保护层115的材料可为二氧化硅(SiO2)或氮化硅(Si3N4)。

关于孔洞112的要求仍与前述同面电极形式相同。请参考图6，为孔洞示意图。孔洞的直径122介于0.1μm至10μm之间。孔洞的高度123介于p型导通层及n型导通层之间。孔洞的侧边124为粗糙表面，可利于光的折射。

显然地，依照上面实施例中的描述，本发明可能有许多的修正与差异。因此需要在其附加的权利要求的范围内加以理解，除了上述详细的描述外，本发明还可以广泛地在其他的实施例中施行。上述仅为本发明的优选实施例而已，并非用以限定本发明的权利要求的范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在随附的权利要求的范围内。

Claims (10)

1.一种具有提升光取出率的半导体光电元件，包含：

一衬底；

一第一发光区域；以及

一第二发光区域；

其中该第一发光区域以及该第二发光区域包含：

一n型导通层，位于该衬底上；

一发光层，位于该n型导通层上；

一p型导通层，位于该发光层上；

一透明导通层，位于该p型导通层上；以及

该第二发光区域包含多个孔洞并且围绕于该第一发光区域外围。

2.根据权利要求1所述的一种具有提升光取出率的半导体光电元件，其中还包含一缓冲层位于该衬底与该n型导通层之间，且前述缓冲层可为氮化镓、氮化铝镓、氮化铝、或是In_xGa_1-xN/In_yGa_1-yN超晶格结构，其中x≠y。

3.根据权利要求2所述的一种具有提升光取出率的半导体光电元件，其中还包含一n型电极电性连接该n型导电层，一p型电极电性连接该p型导电层。

4.根据权利要求1所述的一种具有提升光取出率的半导体光电元件，其中还包含一保护层覆盖于该第一发光区域及该第二发光区域并暴露出该p型电极，或是覆盖于该第一发光区域及该第二发光区域并暴露出该p型电极及该n型电极，前述保护层可为二氧化硅或氧化氮。

5.根据权利要求1所述的一种具有提升光取出率的半导体光电元件，其中该孔洞的直径介于0.1μm至10μm之间，前述孔洞的高度介于p型导通层及n型导通层之间，且前述孔洞的侧壁为粗化表面。

6.一种具有提升光取出率的半导体光电元件的制造方法，包含：

提供一衬底；

形成一发光结构在该衬底上，该发光结构依序包含：

一n型导通层，位于该衬底上；

一发光层，位于该n型导通层上；

一p型导通层，位于该发光层上；

一透明导通层，位于该p型导通层；

蚀刻该发光结构以形成一第一发光区域以及一第二发光区域，该第二发光区域包含多个孔洞及围绕于该第一发光区域。

7.根据权利要求6所述的一种具有提升光取出率的半导体光电元件的制造方法，其中还包含一缓冲层位于该衬底与该n型导通层之间，且前述缓冲层可为氮化镓、氮化铝镓、氮化铝、或是In_xGa_1-xN/In_yGa_1-yN超晶格结构，其中x≠y。

8.根据权利要求7所述的一种具有提升光取出率的半导体光电元件的制造方法，其中还包含一n型电极电性连接该n型导电层，一p型电极电性连接该p型导电层。

9.根据权利要求6所述的一种具有提升光取出率的半导体光电元件的制造方法，其中还包含一保护层覆盖于该第一发光区域及该第二发光区域并暴露出该p型电极，或是覆盖于该第一发光区域及该第二发光区域并暴露出该p型电极及该n型电极，前述保护层可为二氧化硅或氧化氮。

10.根据权利要求6所述的一种具有提升光取出率的半导体光电元件的制造方法，其中该孔洞的直径介于0.1μm至10μm之间，前述孔洞的高度介于p型导通层及n型导通层之间，且前述孔洞的侧壁为粗化表面。

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