CN101828232B - 具有两个独立控制电压泵的存储器架构 - Google Patents

具有两个独立控制电压泵的存储器架构 Download PDF

Info

Publication number
CN101828232B
CN101828232B CN200980000246.6A CN200980000246A CN101828232B CN 101828232 B CN101828232 B CN 101828232B CN 200980000246 A CN200980000246 A CN 200980000246A CN 101828232 B CN101828232 B CN 101828232B
Authority
CN
China
Prior art keywords
memory
voltage
block
memory cell
electric crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200980000246.6A
Other languages
English (en)
Other versions
CN101828232A (zh
Inventor
莱恩·希洛斯
斐德列克·杰能
维杰·司林尼瓦莎拉哈凡
伊葛·葛兹尼索夫
保罗·露丝
克里斯堤涅·松特
波丹·乔治克
里奥那德·吉特兰
詹姆士·迈尔斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Cypress Semiconductor Corp
Original Assignee
Cypress Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Cypress Semiconductor Corp filed Critical Cypress Semiconductor Corp
Priority to CN201510557064.6A priority Critical patent/CN105185409B/zh
Publication of CN101828232A publication Critical patent/CN101828232A/zh
Application granted granted Critical
Publication of CN101828232B publication Critical patent/CN101828232B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

在这里说明的实施例中，揭露了一种存储器架构，该存储器架构具有非易失性存储器单元的阵列与一对独立控制的电压泵。该对电压泵耦合以用于在程式化与抹除操作期间供应正负偏压给存储器阵列，如此一来正负偏压之量的总和会施加跨越于经存取存储器单元的储存节点上。

Description

具有两个独立控制电压泵的存储器架构
优先权主张
本申请案主张下列之修先权：
美国临时申请案第61/099,193号，2008年9月22日提申；美国临时申请案第61/122805号，2008年12月16目提申。
技术领域
本申请案系关于存储器架构，更特定地来说，关于包括非易失性(NV)存储器单元的存储器架构。
背景技术
下列说明与范例仅给定作为背景知识。
可编程非易失性存储器(NVM)使用在许多应用中，因为他们保留了经储存的资讯，即便当电力已经从存储器中移除。有许多不同型式的可编程非易失性存储器，包括但不限于：可编程只读存储器(PROM)、电气可抹除ROM(EEPROM)与快闪存储器。该等存储器型式具有电荷储存的多种方法，该等方法包括但不限于：将电荷放置在浮动栅极或硅-氧化物-氮化物-氧化物-硅(SONOS)储存材料或节点上。与其他型式的存储器类似的是，可编程NVM通常建构为以列与行配置的位元单元阵列。每一个位元单元可以包括一或两个电晶体(也就是1T或2T单元)。在程式化期间，电荷注入该电晶体其中之一的储存节点。该注入电荷保存在储存节点，直到位元单元被抹除。
快闪存储器是一种型式的非易失性存储器，使用浮动栅极位元单元构造。该位元单元包括至少一个电晶体(也就是浮动栅极电晶体)，该电晶体具有控制栅极与浮动栅极。该控制栅极用来适当地偏压该电晶体以用于读取、程式化与抹除，而浮动栅极用来作为位元单元的储存节点。该浮动栅极配置在电晶体的通道与控制栅极之间。该浮动栅极典型地由薄穿隧氧化物与通道分离，且由氧化物-氮化物-氧化物(ONO)介电层与控制栅极分离。当控制栅极适当地偏压时，该位元单元经由施加电荷到浮动栅极来程式化，并藉由从浮动栅极移除电荷来加以抹除。在程式化模式期间，电荷从通道经由穿隧氧化物被注入浮动栅极。该注入的方法可以透过富雷-诺特海姆(Fowler-Nordheim)穿隧或通道热电子注入(CHEI)。抹除动作典型地由从通道到浮动栅极之电荷的FN穿隧来达成。
在近年来，对于SONOS的兴趣增加，因为浮动栅极NVM的可扩展性达到了它的极限。挑战之一来自于将浮动栅极从周围的层隔离。当装置的尺寸下降时，围绕该栅极的绝缘层也变小。这导致了在存储器位元之间增加的电容性耦合与在绝缘层中的小「针孔」制程缺陷的更大可能性，造成了放电路径。来自于尺寸下降的第二个挑战是用于形成穿隧的电压与正常电路操作电压之间增加的不匹配。当光学微影术变小，电路操作在比较低的电压以避免破坏，但是用来减少穿隧的电压并没有成比例下降。这使得将抹除与写入电路整合在存储器装置的其他部分变得更加困难。电压的不匹配也增加了对具有每一写入/抹除周期的长期破坏的可能性，这是一种习知为「损耗」(wear out)的效应。
发明内容
下列存储器架构与方法的各种实施例说明并不意图被视为限制随附申请专利范围的标的。
根据一实施例，存储器架构可以包括具有非易失性存储器单元的阵列与一对独立控制的电压泵。该对电压泵耦合以用于在程式化与抹除操作期间供应正负偏压给存储器阵列，如此一来正负偏压之量的总和会施加跨越于经存取存储器单元的储存节点上。
附图说明
图1是根据本发明一实施例描绘非易失性(NV)存储器架构的方块图；
图2A是描绘可以被包括在图1的NV存储器阵列中的1T SONOS存储器单元的实施例的电路概略图；
图2B是描绘可以被包括在图1的NV存储器阵列中的2T SONOS存储器单元的实施例的电路概略图；
图3是描绘包括在1T或2T SONOS存储器单元内的N型SONOS电晶体的实施例的横截面图；
图4是根据一实施例描绘可以用于1T与2T SONOS存储器单元的读取、抹除与程式化的偏压电压的表格；
图5是根据一实施例描绘包含2T存储器单元的NV存储器阵列可以被划分成区块的一种方式的方块图；
图6是根据一实施例挑绘包含2T存储器单元的NV存储器阵列可以被划分成区段的一种方式的方块图；
图7是描绘可以被包括在图1的NV存储器阵列架构中的BL电压(VBL)产生器的实施例的电路概略图；
图8是描绘可以被包括在图1的NV存储器阵列架构中的WL电压(VWL)产生器的实施例的电路概略图；
图9是描绘可以被包括在图1的NV存储器阵列架构中的感测放大器(SA)的实施例的电路概略图；描绘V_LIMIT产生器、在复制电路路径中的被动元件与直接阵列存取(DAA)的实施例的电路概略图也显示在图9中以说明他们与SA的关系；
图10是根据一实施例描绘可以用来控制SA时间选择的SA控制区块的实施例的方块图；
图11是根据一实施例详细说明DAA电路的方块图；
图12显示根据一实施例在可以调整的程式化前、抹除与程式化期间供应至NV存储器阵列的高偏压的量与持续时间；
图13是描绘根据一实施例可以被包括在图1的NV存储器阵列架构中的边界电压DAC(VDAC)的实施例的电路概略图。
【主要元件符号说明】
图1
Interface To Rest ofChip  连接到晶片剩余部分之介面
110  NV存储器阵列
120  HV控制
130  HV列区块
140  HV行区块
150  列解码器
160  HV隔离
210  辅助列
230  SA区块
240  IREF产生器
250  SA控制
260  暂存器区块
270  选择区块
280  V_LIMIT产生器
300  测试模式介面
310  边界电压DAC
320  VPOS泵
330  VNEG泵
340  泵控制
350  系统效能控制器
360  温度感测器
370  模式控制
380  BL电压产生器
SA Clocks  SA时脉
Pump  泵
ERS/PRG BUS  ERS/PRG汇流排
图3
Gate  栅极
Drain  漏极
Source  源极
Channel  通道
WELL  井区
图4
Read  读取
Erase  抹除
Program  程式化
(重复出现两次)
图5
2T  SONOS Byte P-Well(PW)
2T SONOS位元组P井区(PW)    (出现两次)
130  HV列GWL闩锁区块
140  Block control区块控制
HV Page Latches for Block用于区块的HV页闩锁
(出现两次)
150  列解码器
160  HV隔离与VWL驱动器
170-0  区块0 P通道选定装置
180-0  区块0 N通道选定装置
170-M  区块M P通道选定装置
180-M  区块M N通道选定装置
220-0  CMUX与BL/SL短路区块
220-M  CMUX与BL/SL短路区块
230  感测放大器区块
图6
2T  SONOS Sector P-Well(SPW)
2T  SONOS区段P井区(SPW)(出现两次)
130  HV WLs LATCH/DRIVER BLOCK
HV WL闩锁/驱动器区块
SECTOR CONTROL  区段控制(出现两次)
140  HV页闩锁区块
150  列解码器(出现两次)
160  HV隔离与VWL驱动器(出现两次)
190-0  区段0选定N通道装置P井区(NPW)
190-Y  区段Y选定N通道装置P井区(NPW)
200-0  区段0在阵列N井区上的选定P通道装置(ANW)
200-M  区段Y在阵列N井区上的选定P通道装置(ANW)
220  CMUX与HV隔离(出现两次)
230  感测放大器(出现两次)
290  DAA绕线(出现两次)
图7
382  解码器
140  HV页闩锁(重复三次)
Memory Array  存储器阵列
图8
Row Decoder  列解码器(出现四次)
Memory Array  存储器阵列
图9
SA 1st Stage  SA第一级
SA 2nd Stage  SA第二级
DATALATCH  资料闩锁
图10
SA Control block  SA控制区块
252  第一SA偏压产生器
254  第二SA偏压产生器
256  SA clock generator SA时脉产生器
Delay element延迟部分
SA Clocks  SA时脉
240  2nd Current Generator第二电流产生器
1st Current Generator第一电流产生器
图11
optional选择性电路
图12
Pre-Program预先程式化
Erase抹除
Program程式化
具体实施方式
在这里讨论的实施例中，SONOS系一种非易失性电荷捕捉之半导体存储器技术，其提供对单点故障(例如由「针孔」缺陷引起)的免疫性与较低的程式化电压。相对于在传导栅极上储存电荷的浮动栅极装置，SONOS装置在包括在介电层的堆迭内之「电荷捕捉」层中捕捉电荷。该介电堆迭(通常指称为ONO堆迭)包括在通道之上的薄穿隧层(典型为氧化物)、在穿隧层上的电荷捕捉层(典型为氮化物)与在电荷捕捉层与控制栅极之间的阻断层(典型为氧化物)。该SONOS电晶体的电荷捕捉层用来作为位元单元的储存节点。在氧化物层中的陷阱捕捉从通道注入的电子并且维持电荷。这个储存机制对「针孔」缺陷较不敏感，因此可以健全地保留住资料。
SONOS电晶体系藉由在该控制栅极施加一适当极性、量及持续时间的电压来加以程式化或抹除。正电压造成电子从该通道穿隧至ONO堆迭的电荷捕获层。经捕捉的电荷造成了在电晶体漏极与源极之间的能量阻障，提高了SONOS电晶体的临界电压(Vt)，导致资料储存在存储器单元内。
负电压从电荷捕捉层移除经捕捉电荷以降低SONOS电晶体的临界电压(Vt)及抹除存储器单元的内容。一旦经程式化或抹除，可以藉由施加标称电压到字元与选定线的特定组合来读取SONOS存储器单元的内容并且感测电流是否在对应的位元线上流动。
本发明揭露了一种存储器架构，在实施例中，该存储器架构控制了非易失性存储器单元程式化、抹除与读取的方式。该非易失性存储器架构可以包括以使用SONOS科技之EEPROM或快闪存储器装置施行的1T或2T存储器单元。
图1是根据本发明一实施例描绘非易失性存储器架构(100)的方块图。如图1所示，该存储器架构一般可以包括可编程的非易失性存储器单元的阵列(100)与用于控制非易失性存储器单元程式化、抹除与读取方式的各种电路与元件。存储器架构的实施例将在这里使用已发展出来的SONOS装置加以说明，举例来说，会根据Cypress半导体的130奈米SONOS制程技术加以说明。然而，本发明的其他实施例不会因此受限，而且可以包括根据任何非易失性制程技术形成之本质为任何型式的存储器单元。
非易失性存储器阵列(110)包括多个以行与列配置的存储器单元。每一存储器可以包括一个(1T)或二个(2T)电晶体。在图2A中说明1T SONOS存储器单元的一个实施例。显示在图2A中的该1T存储器单元包括N型SONOS电晶体，该电晶体具有栅极端、漏极端与源极端(看图3)。该SONOS电晶体的栅极耦合以接收SONOS字元线(WLS)电压，该漏极耦合以接收位元线(BL)电压，及该源极耦合以接收源极线(SL)电压。如图3的横截面图中所示，该SONOS电晶体的基板或井区耦合以接收井区偏压电压(P-WELL)。用于读取、抹除与程式化1TSONOS存储器单元的例示性电压显示于图4，并且在以下详细讨论。
在图2B中说明2T SONOS存储器单元，显示在图2B中的2T存储器单元包括N型SONOS电晶体与N型被动元件(FNPASS)。如同以下更详细说明的，该被动元件可以被纳入以最小化在读取期间的漏电流。该SONOS栅极耦合以接收SONOS字元线(WLS)电压，而该漏极耦合以接收位元线(BL)电压。该SONOS电晶体的源极耦合至该FNPASS装置的漏极。该FNPASS装置的栅极耦合以接收字元线(WL)电压，而该源极耦合以接收来源线(SL)电压。该SONOS装置与FNPASS装置分享共有的基板连结。类似于1T单元的是，会供应井区偏压电压(P-WELL)给该SONOS装置与FNPASS装置以促进读取、抹除与程式化操作。
用于读取、抹除与程式化2T SONOS存储器单元的例示性电压显示于图4中，并且在以下更详细讨论。
图3是说明N型SONOS电晶体之实施例的横截面图。虽然在图式中显示的是N型装置，在这里说明的存储器架构并不因此受限，而且在其他实施例中也可以包括P型装置，习于此技术者将可以了解到存储器架构可以如何修改以容纳这一类的装置。
如图3所示，该SONOS电晶体的栅极藉由介电层的堆迭从该通道分离开来。该介电堆迭(通常指称为「ONO堆迭」)包括在通道之上的薄穿隧层(典型为氧化物)、在穿隧层上的电荷捕捉层(典型为氮化物)与在电荷捕捉层与栅极之间的阻挡层(典型为氧化物)。该SONOS电晶体的电荷捕捉层是显示在图2A与图2B中1T与2T之存储器单元的储存节点。如同以下所述，该电荷捕捉层可以被「充电」以变更SONOS电晶体的临界电压(Vt)并改变储存在1T或2T存储器单元内位元的值(例如改变至「0」或「1」)。该临界电压(Vt)被定义成流经SONOS电晶体之电流的临界栅极-源极电压。
根据本发明，一SONOS电晶体可以藉由在该SONOS电晶体的
栅极端与该源极/漏极/基板端之间施加一适当极性、量值及持续时间的电压来加以程式化或抹除。该电压被指称为栅极至通道电压。举例来说，SONOS存储器单元可以藉由升高SONOS电晶体的栅极至通道电压到很高的正值(典型为8伏特与12伏特之间)来程式化。这导致电子从通道穿隧到ONO堆迭，然后电子在电荷捕捉氮化物层被捕捉。该经捕捉电荷产生了在电晶体漏极和源极之间的能量阻障，升高了SONOS电晶体的临界电压(Vt)。在一个实施例中，可以藉由升高经程式化之SONOS电晶体的临界电压到一个大致上正的(或是是稍微负的)Vt而将「1」位元储存在存储器单元中。在氮化物层被捕捉的电子可以藉由施加负栅极至通道电压(典型为-8伏特到-12伏特)给该SONOS电晶体来加以移除，因此降低了SONOS电晶体的临界电压并抹除存储器单元的内容。在一个实施例，一个具有大致上为负之Vt的经抹除SONOS电晶体可以用来将「0」储存在存储器单元内。一旦经程式化或抹除，SONOS存储器单元的内容物可以由施加标称电压到字元、位元与来源线的特定组合来读取，并且感测电流是否在对应的位元线上流动。
一个用于读取、抹除与程式化1T与2T SONOS存储器单元的例示性偏压电压方案显示于图4。一些显示在图4中的偏压电压包括两个由斜线(/)分隔开来的项目。假如两个项目被包括，该第一个项目对应至「选定偏压」而该第二个项目对应至「反选定偏压」。在一些实施例中，该非易失性存储器阵列(110)可以被划分成多个「区块」及或多个「区段」。区块架构与区段架构提供在图5与图6中，并且在以下会更详细地讨论。但是显示在图5与图6中的区块架构与区段架构可能不能使用在本发明的所有实施例中。
在一个实施例中，在所使用的区块或区段架构中，显示在图4的选定与反选定偏压可以施加在赋能区块或区段中。在一个实施例中，去能的区块或区段也可以接收反选定讯号(典型为0伏特)，而排除在2T单元区块架构中的WL(因为WL跨越多个区块，假如WL连接至赋能区块中的经存取存储器单元，它可能不会被去能)。假如存储器阵列没有划分成区块或区段，显示在图4中的选定与反选定偏压也可以施加到整个存储器阵列。显示在图4中的一些偏压电压以星号(*)注记。该等偏压电压为例示性的，而且可能在本发明的其他实施例中变动。举例来说，在程式化与抹除期间，该SL可以是浮动的，而不是短路连接到BL。
如图4所示，可以藉由施加偏压(VLIM)给位元线(BL)来读取1T与2TSONOS存储器单元，而将选定存储器单元的来源线(SL)与SONOS字元(WLS)接地。该选定2T单元的字元线(WL)也可以在读取操作时接收合适的偏压。这使得电流视SONOS装置的临界电压(Vt)而定而在位元线上流动(或不流动)。如同在以下更详细说明的，位元线电流可以藉由感测放大器(230，图1)来感测或「读取」。在一个实施例中，一个接近零的电流值可以代表「1」位元的存在，而一个大致上更高的电流值可以代表在选定单元中「0」位元的存在。在本发明替代性的实施例中，也可能是相反的状况。
如图4所示，在读取期间施加至选定BL的该偏压(VLIM)被限定以避免干扰在相同BL上的其他单元。在一个实施例中，大约1.2伏特的VLIM可以由V_LIMIT产生器(280，图1)提供。V_LIMIT产生器的实施例在以下会参考图9更详细地说明。如图4所示，电力供应电压(VPWR)经供应至选定2T单元的WL以在读取操作期间启动通道FNPASS装置。在其他实施例中，可以藉由供应在电力供应位准之上的经泵处理之偏压到选定2T单元的WL来增加读取电流。但要注意的是，显示在图4中与在这里讨论的读取偏压电压是例示性的，而不应被认为限制本发明。
在一些实施例中，选定/反选定偏压(例如1.2伏特/0伏特)可以施加至1T与2T存储器单元的BL与连接至在2T单元内的被动元件(FNPASS)的字元线(WL)。一个选定/反选定偏压(例如0伏特/-2伏特)也可以施加至1T单元的WLS线以在读取期间选定/反选定该等单元。该选定/反选定偏压也可以用在1T单元的WLS线上，因为它不具有被动装置。如图4所示，该供应至P井的读取偏压对1T与2T单元来说可以是不同的。在一个实施例中，可以施加0伏特至2T单元的基板。然而，也可以施加一个稍负偏压(例如-2伏特)至1T单元的基板。施加至P井的负偏压导致了用于反选定存储器单元的0伏时栅极至通道电压。但要注意的是，在这里提供的读取偏压电压是例示性的，在本发明的其他实施例中可能变动。
如图4所示，1T SONOS存储器单元也可以藉由施加负电压(VNEG)给目标或「选定」存储器单元的SONOS字元线(WLS)及施加正电压(VPOS)给目标或「选定」存储器单元的位元线(BL)、来源线(SL)与基板(P井)来加以抹除。在赋能区块或区段内的非选定存储器单元的SONOS字元线(WLS)以VPOS偏压以避免抹除在非选定列上的存储器单元。
一个近似的偏压方案显示在图4中，用于抹除2T SONOS存储器单元。然而，该2T方案与1T方案不同之处在于：藉由施加选定/反选定偏压到连接至在2T单元内被动元件(FNPASS)的SONOS字元线(WLS)。在一个实施例中，VPWR也可以施加至选定的WL，而0伏特施加至所有的反选定WL。举例来说，在抹除期间施加至WL的选定/反选定字元线可以由列解码器(150)产生。
如图4所示，1T SONOS存储器单元也可以藉由施加正电压(VPOS)给选定存储器单元的SONOS字元线(WLS)及施加负电压(VNEG)给选定存储器单元的位元线(BL)、来源线(SL)与基板(P井)来加以程式化。在赋能区块或区段内的非选定存储器单元的SONOS字元线(WLS)以VNEG偏压以避免程式化在非选定列上的存储器单元。
在一些实施例中，该非选定存储器单元的BL与SL也可以经偏压(VBL)以避免程式化存储器单元，该程式化存储器单元被维持在抹除状态。如以下更详细说明的，在0伏特与VPWR之间的VBL偏压也可以用来禁止程式化特定单元。在一个实施例中，大约1伏特的VBL也可以由BL电压产生器(380，图1)来提供。BL电压产生器的一个实施例将参考图7更详细地讨论。
一个近似的偏压方案显示在图4中，用于抹除2T SONOS存储器单元。然而，该2T方案与1T方案不同之处在于：藉由施加VWL偏压(典型为0伏特与VNEG之间)到所有2T单元的字元线(WL)以减少在程式化期间对SONOS装置的HV破坏。
在一个实施例中，也可以藉由WL电压产生器(例如与HV控制方块120相关)供应0伏特的VWL偏压给所有2T单元的WL。WL电压产生器的实施例将参考图8在以下更详细说明。
如图4所示，根据本发明，SONOS存储器单元也可以经由施加正(VPOS)与负(VNEG)电压给SONOS电晶体的栅极、漏极、源极与基板端来加以抹除与程式化。这使得可以施加相对高的程式化与抹除电压来作为更小电压的总和。特别的是，显示在图2到图4中的偏压方案施加了VPOS与VNEG电压给SONOS电晶体，在一个实施例中，可以施加大约6伏特的VPOS与大约-4伏特的VNEG至SONOS电晶体的该等端以提供+10伏特程式化电压或-10伏特抹除电压。然而，在这里说明的存储器架构不意图限制，而且可以使用VPOS与VNEG电压(例如分别为7伏特与-3伏特)的不同组合以产生上面的程式化与抹除电压。在其他实施例中，也可以使用替代的VPOS与VNEG电压以产生替代的程式化电压(例如在大约+8伏特到大约+12伏特的范围内)与替代的抹除电压(例如在大约-8伏特到大约-12伏特的范围内)。如同在以下更详细说明的，该VPOS与VNEG电压由一对电压泵电路(320、330，图1)独立产生。该双电压泵电路的使用使得VPOS与VNEG电压被平均产生在低电力供应电压的中间(例如1.6伏特)。
该VPOS与VNEG电压经由高电压(HV)控制(120)、行(140)与列(130)区块绕线至目标的1T或2T存储器单元。HV讯号绕线是视下列各者而定：(一)抹除或程式化及(二)执行的是区块、区段或是全块指令。举例来说，当存储器阵列(110)的行被划分成多个「区块」时，可以执行单一区块抹除/程式化操作。在一个实施例中，一个「区块」可以含有多行的存储器单元，因此在给定「区块」里的每一列可以储存一个位元组(8位元)的资讯。在另一个实施例中，一个「区块」可以储存超过一个位元组的资讯(例如一个区块可以储存部分的资讯页，其中一个「页」是被定义成全部列的存储器单元)。假如施行了全块操作，在单一区块里的多个列或是多个资料区块可以一次被程式化或抹除。在一些状况中，该存储器阵列(110)的列也可以额外地或替代性地划分成多个「区段」。但要注意的是，在图5与图6中分别显示的区块与区段架构是例示性的，而且可能不会使用在本发明所有的实施例中。
图5说明了存储器架构的一个实施例，其中2T存储器单元的多个行被划分成「区块」，如此一来在给定区块里的每个列储存一个位元组(8位元)的资讯。存储器单元的每一行耦合在对应的位元线(例如BL_0)与对应的来源线(例如SL_0)之间。在图5的实施例中，8行的存储器单元被包括在每一列中储存一个位元组资讯的每一区块中。显示在图5中的例示性存储器架构被划分成(M+1)数目的区块。
在一个实施例中，在给定区块的所有电晶体共享一个共有的基板连结(例如使用N型电晶体会共享共有的P井)。在每一个区块中，沿着一条给定列的邻接存储器单元的SONOS栅极被耦合至区域的WLS线(例如WLS_00)。沿着一个给定列的分离P井中的多个位元组也可以每个都具有分离的区域WLS线(例如WLS_00到WLS_0M)，该WLS线连接到与该列有关的全域WLS线(例如GWLS_0)。
显示在图5中的区块架构可以一次程式化或抹除单一位元组的资料。为了执行一个位元组抹除/程式化操作，该显示在图4中的选定WLS偏压藉由HV列与GWLS闩锁区块(130)绕线至目标列的GWLS线。但是如果与给定区块有关的P通道与N通道区块选定装置(170，180)被赋能，对应至目标列的区域WLS线(例如WLS_00)可以只接收GWLS偏压。合适的区块选定装置(170，180)经由HV行区块(140)被赋能。该HV行区块(140)也负责将BL与P井偏压(显示于图4)绕线至选定区块。在一个实施例中(显示于图5)，BL/SL短路区块可以包括在每一个CMUX(220)中以用于将SL短路至选定区块的BL。在另一个实施例中，该BL/SL短路区块或者可以包括在HV行区块(140)中。在又另一个实施例中，该SL可以是浮动的。
因为沿着一条列之邻接存储器单元的SONOS栅极耦合至相同的区域WLS线，影响存储器单元的程式化与抹除操作沿着相同的列配置，并且位在相同的P井(或区块)中。显示于图5中的架构藉由施加反选定WLS讯号(例如显示在图4中的VPOS或VNEG)至GWLS线，并因此施加到所有在相同选定P井中的非选定列的WLS线来避免程式化与抹除在相同P井(或区块)中的其他列。此外，可以供应偏压(VBL)到非选定的BL与SL以「禁止」或避免程式化在相同P井(或区块)的「0」资料状态之存储器单元。VBL产生器的一个实施例在图7中例示，并且在以下详细说明。
如图5所示，列解码器(150)及HV隔离与VWL驱动器(160)被用在2T架构中以用于驱动连接至包括在2T单元中之被动电晶体栅极的字元线(WL)。在程式化期间供应至WL的偏压由与该HV控制区块(120)有关的字元线电压(VWL)产生器产生。VBL产生器的一个实施例在图8中例示，并且在以下详细说明。
使用像是在图5中显示的区块架构会有许多好处。这些好处包括但不限制于：在一个时间里抹除/程式化一个位元组(或更多)及在抹除/程式化期间将使用的高电压(HV)限制在只有用于抹除/程式化的那些区块。具有在一条列上抹除/程式化一个位组的能力给了真正的EEPROM位元组可更动能力而不是由区段架构(以下说明)提供的假EEPROM功能。为了更动在区段架构中的位元组，该等位元组被写入在HV行区块(140)中的HV页闩锁。但是在相同列上没有改变的其他位元组(也就是在相同的资料状态)可以被读出，写回该等HV页闩锁并且接着程式化成他们先前的状态。假如在一条列上有10个位元组，而每一位元组被抹除/程式化十次，每一位元组(与区块)可能经受一百次抹除/程式化HV周期而不是使用在区块架构中的十个周期。HV循环可能对于存储器单元与HV电路造成很大伤害，因此实施例藉由量的数量级(或更多)来限制HV周期的数量。
图6说明了存储器架构的一个实施例，其中2T存储器单元的多个列被划分成「区段」。在区段架构中，每一行的存储器单元被分成多个分段。在每一个区段中，在给定行分段内之存储器的漏极端连接到区域或分段位元线(例如SBL_00)。在给定行分段内之存储器的源极端连接到区域或分段来源线(例如SSL_00)。配置在给定行而不是在分离的区段P井内的多条SBL连接到平行于行的共有全域位元线(例如GBL_0)。
一个「区段」在这里定义成包括在相同区段P井中侧靠侧配置的行分段。显示在图6中的例示性架构被划分成数目Y的区段，每一区段含有X个行分段。在图6的区段架构中，全部列的存储器单元可以共享相同的字元线(WL)、SONOS字元线(WLS)与P井(SPW)连接。这使得区段架构一次程式化或抹除全部列(或页)的存储器单元。该页尺寸由包括在区段中行的数目决定。每个区段中页的数目由包括在每一行分段内的存储器单元数目决定。
显示在图6中的区段架构可以一次程式化或抹除的所有列的资料。为了执行一个区段抹除/程式化操作，该显示在图4中的选定WLS偏压藉由HV列与WLS闩锁区块(130)绕线至目标列。显示在图4中的BL偏压经由包括在HV行区块(140)内的HV闩锁被施加至全域位元线(例如GBL_0到GBL_L)。但是假如与给定区段(例如区段0)有关的P通道与N通道区段选定装置(190，200)被赋能的话，区域SBL(例如SBL_00)可以只接收GBL偏压(例如GBL_0)。在一个实施例中，该SL可以在抹除/程式化期间被短路到在P通道与N通道区段选定装置(190，200)内的BL。在读取期间，该SL可以从垂直于在190与200中的SL的接地线接收读取偏压。来自图4的P井偏压藉由在HV列区块(130)的区段控制被绕线到该等区段。
为了避免程式化与抹除在相同P井(或区块)中的其他列，显示在图4中的反选定WLS偏压可以施加到所有在相同选定P井中的非选定列的WLS线。此外，可以供应偏压(VBL)到非选定的BL与SL以「禁止」或避免程式化在相同P井(或区段)的「0」资料状态之存储器单元。VBL产生器的一个实施例在图7中例示，并且在以下详细说明。
如图6所示，列解码器(150)与HV隔离与VWL驱动器(160)被用在2T架构中以用于驱动连接至包括在2T单元中之被动电晶体栅极的字元线(WL)。在程式化与抹除期间供应至WL的偏压由与该HV控制区块(120)有关的字元线电压(VWL)产生器产生。VBL产生器的一个实施例在图8中例示，并且在以下详细说明。
使用区段架构有许多好处。如上面注意到的，该区段架构将每一个位元线分成多个区域或分段位元线(SBL)。使用分段位元线，藉由减少出现在经存取存储器单元中寄生电容来减少在读取期间位元线的延迟。在区段架构中一个经存取的存储器单元驱动一个SBL而该GBL连接至该SBL。因为在其他区段中的SBL没有藉由高电压区段选定装置(190，200)从GBL连接，他们没有在读取时将寄生电容显示给经存取存储器单元。至少，显示在图6中的区段架构可以将寄生电容的负担减少为1/2(假如使用两个区段的话)。藉由将该阵列分成超过两个区段，可以达成额外的减少。
在这里的实施例中，该区段架构可以调整在读取期间出现在区域位元线(SBL)之漏电流的量，所以比较不可能损坏「1」的资料，举例来说，当「1」位元被读取时，读取电流应该接近零。但是当读取偏压施加到选定行时，漏电流路径被建立在该行中所有非选定电晶体的BL与SL之间(漏极到源极)。另一个漏电流路径存在于从选定的BL经由漏极节点到共有P井。在一个实施例中，当在选定行中的所有非选定电晶体位在「0」资料状态时，漏电流最大。没有区段架构，在选定行中的漏电流量可能接近对应至「0」资料状态的电流层级，导致储存「1」资料的经存取存储器单元被错误读取成「0」资料。藉由实施区段架构，该存储器元单元的数目与在选定SBL上的漏电流可以被调整，无论在相同SBL上的非选定单元的资料状态为何，「1」资料不可能被错误读取。因为在这里说明的漏电流路径视制程、电压与温度(PVT)而定，当选择包括在每一个SBL上存储器单元的数目(也就是在区段的每一个分段中的存储器单元数目)时，应该要考量最糟的PVT情形。
在一个实施例中，只有目标区段内的存储器单元可能经受HV循环破坏。换句话说，该区段架构消除了在目标区段外列(或页)的HV循环。这减少了存储器单元「损耗」并且延长了存储器阵列的寿命。在特定区段内因为HV循环引起的存储器单元损耗可以藉由限制包括在每一区段中的列数目来减少。为了避免在目标区段外的HV循环，可以在程式化与抹除期间放置反选定偏压(例如在2T方案中的0伏特)在所有反选定区段的WL、WLS、SBL与P井上。
在一个实施例中，存储器阵列的尺寸没有因为BL负载、BL漏电流或HV循环的限制而被限制。这使得更多列被包括在用于增加密度的存储器阵列内。
如同上面注意到的，可以供应偏压(VBL)到非选定的BL与SL以「禁止」或避免程式化在相同区块或区段的「0」资料状态存储器单元。举例来说，可以藉由施加VPOS给与选定单元相关的SONOS栅极及施加VNEG给选定单元的BL、SL与P井来程式化选定存储器单元。这个偏压方案形成了在选定存储器单元之栅极与SONOS层下的通道(位于VNEG位准)。施加至选定存储器单元之偏压方案的方向与量(例如10伏特)导致电子从通道穿隧到SONOS装置的氮化物子层，将程式化临界电压(VTP)驱动为正。
为了禁止或避免程式化在相同P井的「0」资料状态之存储器单元，施加偏压(VBL)到非选定行的BL与SL以偏压具有VBL之所有「0」资料状态之存储器单元的通道区域。虽然施加至通道区域的偏压仍然位在用来程式化的方向(例如+)，提供至所有「0」资料状态之存储器单元的量(例如5伏特)并不足够以程式化该等单元。这使得该等存储器单元维持在具有经抹除(VTE)临界值的「0」资料抹除状态。供应至「0」资料状态之存储器单元的VBL偏压典型地为介于VPOS与VNEG之间的中间层级偏压。但是因为用来禁止「0」资料状态之存储器单元的VBL偏压层级可以随着HV位准、制程与其他次要因素变动，也可以使用提供可调整VBL偏压的手段。
图7例示了可以用来提供可调整VBL偏压给在给定区块或区段内的非选定BL与SL的VBL产生器电路(380)的实施例。显示在图7中的VBL电路使用电阻链以将供应范围(例如0伏特到VWPR)分成VBL的16个可能值。藉由供应BDAC[3:0]值给解码器382来选择特定的VBL值。如图1所示，该BDAC[3:0]值可以储存在暂存器区块(260)内。如图7所示，解码器382将该BDAC[3:0]值解码成赋能讯号(例如[0:15])，该讯号供应给耦合至该链的16个切换器。在一个实施例中，该赋能讯号只启动该等切换器其中之一。由该经启动切换器提供的VBL值经由在HV行区块(140)的HV页闩锁绕线到非选定的BL与SL。在该例示的实施例中，藉由供应程式化(PRG)讯号给耦合在VPWR与该电阻链之间的P通道电晶体的栅极来赋能VBL产生器。也可以藉由模式控制电路(370)来提供PRG讯号，如同以下更详细讨论的。
在一个实施例中，可以在程式化操作期间供应大约1伏特的VBL偏压给定区块或区段的非选定BL与SL。但是这样一个偏压是例示性的，而在本发明的实施例中可能有所不同。无论如何，可以使用VBL偏压以避免程式化在相同区块或区段中的「0」资料状态之存储器单元。
如同上面注意到的，可以施加VWL偏压到所有2T单元的字元线(WL)以减少在程式化期间对SONOS装置的HV破坏。举例来说，在程式化期间供应至选定存储器单元的高电压可以导致在不同列上的非选定经程式化单元中的SONOS电晶体源极端变得比预期的正值高。这会导致非选定经程式化单元的电压临界值掉到最小的VTP位准以下，将经程式化的「1」资料改变成「0」资料。可以藉由施加VWL偏压至所有2T单元的字元线来消除这一类的程式化干扰。该VWL偏压导致在非选定单元中的SONOS电晶体变得更偏向负值，消除了干扰的可能性。应该选择该VWL偏压的位准以在HV循环期间将非选定经程式化存储器单元的VTP尽可能维持在高位准。如同以下更详细描述的，VWL偏压藉由WL电压产生器产生并且藉由列解码器(150)与HV隔离与VWL驱动器(160)供应至所有2T单元的WL。该VWL偏压的位准范围可以在0伏特与VNEG位准之间。
图8例示了可以用来提供可调整VWL偏压给所有2T单元字元线的WL电压产生器的实施例。如同以上注意到的，该VWL偏压的位准应该被选择以在HV循环将非选定经程式化存储器单元的VTP尽可能维持在高位准。在一个实施例中，可以使用电压数位至类比转换器(VDAC)电路(310)来决定合适的VWL偏压位准。如同在以下更详细讨论的，可以藉由供应合适的PNB讯号(例如PNB＝0)给电压边界DAC(VDAC310)来赋能负边界模式。测试模式赋能(TM_EN)讯号赋能该VDAC及允许边界电压(VMARG)经由切换器SW1、列解码器(150)与HV隔离与VWL驱动器(160)绕线至存储器阵列(110)的字元线(WL)。
可以藉由供应由MDAC[7:0]设定的VMARG范围来决定合适的VWL偏压给存储器阵列的字元线(WL)，而发生抹除/程式化循环以监控VMARG在VTP(也就是该SONOS程式化Vt)上的效应。如同以下更详细说明的，一个目标VTP可以由执行初始边界模式(MM)读取来决定。在边界模式期间，该VDAC的输出(VMARG)被施加至SONOS字元线(WLS)，因此可以测量到SONOS装置的所得初始电压(Vt)。以下提供MM读取的进一步说明。一旦决定了合适的VWL偏压(因此该目标VTP被维持住或是干扰程度最小)，用来维持目标VTP的VWL偏压可以由金属选择设定，而且经由切换器SW2、列解码器(150)与HV隔离与VWL驱动器(160)绕线至字元线。
如图8所示，该WL电压产生器可以使用来自电压泵(330)的VNEG电压以产生范围在0伏特与VNEG之间的字元线电压(VWL)。举例来说，除了VDAC 310与切换器SW1与SW2之外，该WL电压产生器也可以包括一对高电压二极体连接N通道(NHV)电晶体。来自电压泵(330)的VNEG电压连接至该串联NHV装置(NHV1)之第一者的源极。由金属选择控制的切换器放置在VNEG(Met OP_SW1)、第一NHV1装置的漏极(Met OP_SW2)与第二NHV2装置的漏极(Met OP_SW3)之间。一旦决定了目标VTP，用来维持目标VTP的VWL偏压藉由启动切换器其中一者(例如Met OP_SW1、Met OP_SW2与MetOP_SW3)来设定，因此VNEG的VWL电压、VNEG+VT(NHV)或VNEG+2*VT(NHV)可以供应至列解码器(150)与HV隔离与VWL驱动器(160)。
在一个实施例中，可以在程式化操作期间供应0伏特的VWL偏压给所有2T单元的被动装置。但是这样一个偏压是例示性的，而且在本发明的其他实施例中可以是不同的。无论如何，施加至WL的VWL偏压可以用来消除HV循环造成的干扰。在一个实施例中，该WL电压可以在抹除操作期间设定成用于选定WL的VPWR与非选定WL的0伏特。或者，使用的WL电压在抹除期间可以是浮动的，或是Hi-Z(也就是设定至高阻抗状态)的。在替代性实施例中，该WL会由VWL电路驱动。
在某些实施例中，显示在图1中的非易失性存储器阵列(110)可以包括一或多个辅助列(210)。辅助列是保存在NV存储器阵列(110)宣称密度之外的资讯并且通常不能让使用者存取。在某些实施例中，假如锁定讯号(AXA)被赋能的话，该辅助列可以由使用者存取。该等辅助列(210)可以用来储存可以在工厂设定的各种资讯(例如制程、晶圆批、晶圆、晶粒与组构资料)。假如要储存更多资料的话，可以包括超过一个辅助列。辅助资料的一部分或全部可以在上电(POR，power-on-reset，电力重置)时下载到挥发性暂存器以组构用于特定应用的存储器。
辅助列在区块与区段架构中以不一样的方式施行。在区块架构中，该辅助列跨越多个区块子阵列。储存在每个区块中的辅助资料与在区块中的其他资料共用P井。当在区块子阵列中的资料位元组上执行HV操作时，在子阵列中的辅助列也可能被高电压(HV)干扰。该区块架构没有让辅助列避免接收HV偏压。在区段架构中，该辅助列被限制在单一的指定区段中。当HV操作在储存在其他区段中的资料上执行时，将辅助列限制在指定列中以避免该辅助资料接收HV偏压。
在区块与区段架构之间，资料从阵列中输出与连接到输出电路的方式也不同。在区块架构中，分离的行多功器(CMUX)耦合至每一个区块子阵列。与特定区块有关的CMUX将该区块的位元线(例如BL_0到BL_7)连接到在感测放大器区块(230)中的多个感测放大器(SA)。显示在图5中的架构包括8个在区块(230)中的感测放大器，或是包括在单一区块内一条位元线的一个感测放大器。在读取操作期间，一个CMUX(例如CMUX220_0)被赋能以用于从区块子阵列(例如区块0)接收一个位元组的资料。从区块子阵列接收的资料经由资料汇流排(CL[7:0])绕线到感测放大器区块(230)，该资料汇流排跨越整个阵列。在CL汇流排中的每一条线将不同的位元线连接到在SA区块(230)中的单一SA。举例来说，每一区块子阵列的BL[0]连接到CL[0]，而CL[0]又连接到SA[0]。但是因为在这个实施例中，在任何给定时间中只有一个CMUX被赋能，所以CL[0]连接到在区块中被读取的唯一BL[0]。该区段架构藉由群聚全域位元线(GBL)并使用用于每一群组之GBL的指定行多功器(CMUX)、行线(CL)与感测放大器(SA)而与区块架构不同。每一个SA经由指定CL与CMUX区域式地电气连接至一群SBL。该COMUX将CL连接到在一个群组中的一个GBL。在这个实施例中，在区段架构中，每一个CL跨越一群GBL，而在区块架构中没有跨越整个阵列。这减少了在区段架构中的CL寄生负载。
无论SA区块(230，图1)是否被使用在区块或区段架构中，根据本发明之实施例的感测放大器可以包括好几个特性，增加了使用在这里说明之NV存储器架构的系统可靠度。第一，该感测放大器可以包括复制ISA_ref电流路径以允许在读取期间使用的参考电流(ISA_ref)的量与温度补偿。第二，也可以使用恒定的(相对于温度)参考电流(ITIM_ref)来控制感测放大器时间选择。第三，可以使用电压限制机制(280)来避免BL电压在读取期间超过VLIM。第四，FNPASS装置可以纳入在复制ISA_ref电流路径中以赋能低电力供应(VPWR)操作。第五，可以包括一个绕道电路以用于将SA的输出连接到SA的输入，因此允许了存储器单元IV特性的直接量测。根据本发明之实施例的感测放大器可以包括一或多个在这里出现的特性。在以下提供进一步的说明。
如图1所示，参考电流(IREF)产生器(240)被包括在存储器架构内以用于控制资料从NV存储器阵列(110)被读取的方式。该IREF产生器区块(240)提供两个参考电流：温度补偿参考电流(ISA_ref)与随温度恒定的参考电流(ITIM_ref)。该ISA_ref电流在SA第一级中被复制且用于感测。该ITIM_ref用于产生时脉讯号，该等时脉讯号被供应给感测放大器以控制感测放大器时间选择。该ISA_ref电流供应至SA控制区块(250)，它藉由第一SA偏压产生器
(252)转换成一对偏压(VNBIAS，VPBIAS)。如图9所示，来自SA控制区块(250)的VNBIAS与VPBIAS被供应至SA第一级以产生ISA_ref电流的复制品。在图9的实施例中，该SA第一级包括两对串联CMOS电晶体(例如P1/N1与P2/N2)。PMOS电晶体(P1，P2)的栅极耦合在一起以接收VPBIAS。NMOS电晶体(N1，N2)的栅极耦合在一起以接收VLIM(以下说明)。电晶体N1的源极耦合以接收存储器单元电流(Icell)。电晶体N2的源极耦合至包括NMOS电晶体N3的复制电流路径。电晶体N3的栅极耦合以接收VNBIAS。在一个实施例中，该复制电流路径可以包括额外的FNPASS装置，在以下会详细说明。
该SA第一级将存储器单元电流(Icell)与复制ISA_ref电流转换成连接到SA第二级的+/-输入，其中该差动电压被比较以决定「0」或「1」资料是否从目标存储器单元中被读取。在一个实施例中，假如存储器单元电流(Icell)小于ISA_ref，该感测放大器可能会感测「1」资料。而假如存储器单元电流(Icell)大于ISA_ref，该感测放大器可能会感测「0」资料。由SA区块(230)感测的资料被闩锁住，而且供应至输入/输出(I/O)汇流排，该汇流排将资料绕线到外部系统元件(经由图1的IO[N:0])。
存储器单元电流(Icell)倾向于在跨越制程、电压与温度(PVT)边界时变动。SONOS存储器单元电流可以禁止在量与温度上显著的变动(例如斜率)。在一些状况下，该ISA_ref电流可以调整以容纳宽广范围的存储器单元电流。在其他状况下，该ISA_ref电流可以调整以利用存储器单元的IV特性来提供最佳化的资料保存与HV忍耐度。在一个实施例中，IREF产生器区块(240)可以根据储存在暂存器区块(图1的260)内的值来调整ISA_ref的量及/或斜率。
举例来说，该ISA_ref电流的量可以用储存在IDAC[4:0]中的可程式化值来调整。在一个实施例中，该IDAC[4:0]暂存器可以调整0.6微安培的增加量。可以使用替代性的增加调整而不偏离在这里说明的实施例范畴。在一些状况下，ISA_ref电流的量可以调整来最佳化资料的保存。假如SPC控制器(在以下说明)决定了提供最佳化资料保存的高存储器单元电流(Icell)，储存在IDAC[4:0]暂存器中的值可以被增加以增加ISA_ref电流的量。增加ISA_ref电流的量使SA可以感测只位在较高位准之相同存储器单元抹除-至-程式化的电流窗。假如该ISA_ref电流维持在较低的电流位准，可以使用较大的VT窗，而资料保存可能会遭遇困难。
该ISA_ref电流的斜率可以用储存在Slope[2:0]中的可程式化值以额外的方式或是替代的方式来调整。在一个实施例中，该Slope[2:0]暂存器可以用斜率5毫安培/度C的增加量调加以整。也可以使用替代性的增加调整而不偏离在这里说明的实施例范畴。在一些状况下，ISA_ref电流的斜率可以调整以补偿在存储器单元电流(Icell)中的温度变动。因为ISA_ref是视温度而定的，该VNBIAS与VPBIAS讯号与供应至SA区块(230)的复制ISA_ref电流也都是视温度而定的。以这样的方式调整ISA_ref电流使参考电流可以追踪在存储器单元电流中的温度变动。
除了ISA_ref之外，该IREF产生器区块(240)产生了随着温度恒定的电流参考ITIM_ref，该电流控制SA时间选择。在一个实施例中，该ISA_ref电流的量可以藉由下加一或多个下列输入到该IREF产生器区块(240)来加以调整：ITIM[3:0]、ITIMAUTO[3:0]，AUTO_TIM与XTRM_TIM。如同以下提出的，可以设定该等输入以增加或减少ISA_ref的量，因此增加或减少了NV存储器区块(110)的感测时间或存取时间。
在存储器速度上最大的影响通常是存储器尺寸或密度。在一个实施例中，该ITIM[3:0]与ITIMAUTO[3:0]的值可以藉由金属选择(270)加以固定，因为存储器阵列(110)的密度典型地固定于给定的应用中。ITIM[3:0]定义了在少于100度C之温度的第一存储器速度(例如非自动速度)。ITIMAUTO[3:0]定义了在少于150度C之温度的第二存储器速度(例如自动速度)。为了允许更高的温度系数，第二存储器速度通常比第一存储器速度慢。
该AUTO_TIM与XTRM_TIM输入通常用于在ITIM[3:0]与ITIMAUTO[3:0]之间选择。当AUTO_TIM与XTRM_TIM被反选定，该ITIM_ref电流的量由ITIM[3:0]所设定。当AUTO_TIM被选定而XTRM_TIM被反选定，该ITIM_ref电流的量由ITIMAUTO[3:0]设定。当选定XTRM_TIM时，忽略ITIM[3:0]与ITIMAUTO[3:0]。当XTRM_TIM被选定时，该ITIM_ref电流的量减少到自动位准以下。这进一步减少了存储器速度，因此可靠的读取可以发生在低电力状态期间，像是VPWR小于1.6伏特时。
该ITIM_ref电流供应至SA控制区块(250)，它转换成用于控制SA时间选择的内部时脉讯号。举例来说，该SA控制区块(250)可以将第二偏压产生器区块(254)耦合至SA时脉产生器区块(256)，如图10所示。该SA偏压产生器区块(254)使用ITIM_ref电流以产生内部偏压讯号(PBIAS和NBIAS)。如果ITIM_ref在低位准，PBIAS和NBIAS分别与VPWR和接地较不相关。这使得在SA时脉产生器(256)内的时间选择链变得「匮乏」(starve)，导致连慢的SA时脉讯号。如果ITIM_ref在高位准，PBIAS和NBIAS会更加偏压到VPWR和接地。这减少了经过该链的时间延迟，并因此产生更快的SA控制讯号。从时间选择链输出的SA时脉讯号以供应至存储器架构的输入时脉讯号(ACLK)为基础。该SA时脉讯号控制了在SA内的预先充电、均等化、第二级赋能与输出闩锁的时间选择。
如以上所注意到的，IDAC[4:0]与Slope[2:0]是可程式化值，储存在暂存器区块(260)内，并且由IREF产生器(240)使用以产生ISA_ref。在一个实施例中(没有显示在1中)，该用来产生ITIM_ref的ITIM[3:0]与ITIMAUTO[3:0]值可以是储存在暂存器区块(260)内的可程式化值，而不是在选择区块(270)中设定的金属选择。这使得ITIM_ref电流的量可以根据给定温度范围及/或存储器密度在选定所希速度时变动。
在一个实施例中，储存在暂存器区块(260)内的一或多个可程式化值可以藉由耦合至存储器架构或包括在存储器架构内的处理器来变动。显示在图1中的系统效能控制器(SPC)实施了一个这样的处理器。在一个实施例中，该一或多个可程式化值可以根据温度变动。举例来说，该SPC(350)可以接收来自温度感测器(360)的温度值(Temp_val)。该SPC可以使用该温度值以调整该一或多个可程式化值，如以下更详细讨论的。
在共有授权的美国专利申请案第12/207104号名为「调整参考电流的系统」中说明使用来自处理器的回馈以产生可调整量与温度参考电流之IREF产生器的实施例。在某些实施例中，在这里参考图1说明的该IREF产生器(240)可以以近似于在共有授权申请案中说明之产生器的方式施行。举例来说，在这里说明的IREF产生器可以使用处理器回馈以产生可调整之量与温度补偿ISA_ref电流。但是在这里说明的IREF产生器不限制于在共有授权专利申请案中说明的施行例。举例来说，在这里说明的该IREF产生器藉由提供用于产生恒定(随温度)参考电流ITIM_ref的额外手段(该电流用在控制感测放大器时间选择)而不同于在共有授权申请案中说明的IREF产生器。
除了HV循环造成的干扰，在读取期间在选定BL被驱动在最大值可允许BL位准(VLIM)之上时，该SONOS 1T与2T存储器单元也被干扰。如图4所示，反选定BL正常维持在0伏特。当存储器单元选定用于读取，电压(例如1.2伏特)从SA被驱动到选定BL。如图1和图9所示，VLIM位准限制机制(280)可以用来避免BL电压在读取期间超过VLIM。限制BL电压减少了在很多次的读取周期后可能会干扰SONOS电晶体的栅极(WLS)至漏极(BL或SBL)偏压。
VLIM产生器(280)的实施例显示在图9中。虽然一个特定的实施例显示于图式中并在这里说明，但习于此技术者将能了解该VLIM产生器可以用不同方式施行而不偏离在这里揭露的实施例范畴。
显示在图9中的VLIM产生器是一个闭回圈电路，使用了参考电压(VREF)以产生限制电压(VLIM)。在一个实施例中，藉由能带隙参考电路提供稳定的VREF。但是在这里说明的电路没有如此受限，而且可以使用在其他实施例中产生参考电压的手段。选择放大器(282)将VREF电压与由电阻分离器网路(R1，R2)产生的回馈电压(VFB)作比较。该电阻分离器网路耦合至本地的高电压N通道装置(N4)之源极端。该装置N4的漏极端耦合至P通道装置(P3)的漏极端，该P通道装置(P3)可以被启动/反启动(藉由SLEEP)以用于赋能/去能该VLIM产生器。P3、N4、R1与R2被串联在VPWR与接地之间。在R1与R2之间产生的电压被回馈到选择放大器以作为回馈电压(VFB)。选择R1与R2电阻的比例以将VLIM电压限制在预定的最大位准(例如1.2伏特)。该选择放大器(VLIM)的输出供应至装置N4的栅极端与包括在SA第一级内的N通道装置(N1，N2)的栅极端。
如图9所示，该VLIM产生器与SA第一级使用本地(VT到0伏特)N通道高电压装置(N4，N1，N2)组构以作为源极随耦器以产生来自VPWR供电位准的最大可允许BL电压(VLIM)。驱动具有VLIM之N1装置的栅极确保了该栅极连接N1与N2装置的源极端可以被驱动到大约VLIM(因为该N1与N2装置的VT是0伏特左右)。这限制了由CL供应并供应至选定BL的WLS至BL偏压，在这个实施例中消除了在相同BL上的干扰。
在一个实施例中，可以将额外的FNPASS装置包括在SA的复制ISA_ref电流路径。包括在SA内的该FNPASS装置可以大致上等于包括在该2T SONOS存储器单元(图2B)内的FNPASS装置。如图9所示，该FNPASS装置的栅极可以耦合至VPWR。这使得该复制ISA_ref电流路径可以追踪VPWR，因此维持了正确的感测，即使是在低VPWR位准(例如大约1.6伏特)。在一个实施例中，包括在存储器单元与该SA第一级内的该FNPASS装置的VT可以等于1.4伏特。假如FNPASS装置被包括在存储器单元内而不是在SA第一级内，在低VPWR位准的感测会失效，因为该存储器单元电流(Icell)会减少(因为包括在该2T单元内之FNPASS装置的高VT)，但是该复制ISA_ref电流则不会减少。纳入SA第一级内的FNPASS装置使该复制ISA_ref电流以类似的方式增加，所以感测可以在低VPWR位准时发生。
在一个实施例中，一个直接阵列存取(DAA)模式也可以用来绕过SA(当SA是关闭时)并且将SA输出路径(I/O)直接连接到行线(CL)，而该行线(CL)连接到多个行多功器(CMUX)。从该SA绕过允许了当CL连接至BL时(经由它的正常解码路径)，可以直接量测存储器单元的IV特性，而且可以赋能特定列。
一个例示性电路(290)的一个实施例显示在图9与图11中。在该说明的实施例中，N通道装置(N5)耦合在SA输出路径(IO)与输入到SA的行线(CL)之间。藉由供应至该N5装置栅极的DAA_en讯号来赋能或去能DAA模式。当该DAA模式被赋能，该N5装置绕过该SA并将IO路径直接连接到该CL输入。该CMUX将该CL解码成在存储器阵列中的单一BL，因此在一个实施例中，每一个IO连接到DAA模式中的唯一一个BL。为了从特定存储器单元获得IV特性，可以施加0伏特的偏压到WLS线(1T)，可以施加VPWR的偏压到该存储器阵列的WL线(2T)，使每一个IO路径连接到单一存储器单元。
在一个实施例中，可以增加一个选择性的IO解码器电路(295)以将所有的IO解码成单一DAA_IO线。在图9与图11的实施例中，IO解码器电路(295)包括多输入AND闸与N通道装置(N6)。AND闸的输入耦合以接收DAA_en讯号与来自DAA_addr汇流排的多个位址讯号。该AND闸的输出耦合到N6装置的栅极。当DAA_en与DAA_addr被赋能，该N6装置绕过该SA IO路径并将CL输入直接连接到DAA_IO。在一些状况下，每一个SA可以包括一个选择性IO解码器电路(295)。该选择性电路可以将来自所有SA的IO解码成单一DAA_IO线，使得系统或测试器资源被最小化。
显示在图9与图11中的DAA模式提供了一个测量存储器架构IC特性的一种方式。在某些实施例中，存储器单元IV特性可以额外地或替代性地经由测试模式介面区块(300)来获得。如图1所示，该测试模式介面区块(300)可以接收来自Test_Pad1、Test_Pad2与边界电压DAC(VDAC，310)的类比输入。在某些实施例中，该来自测试点或VDAC的类比输入可以绕线到该存储器阵列的WLS线(1T或2T)。与DAA模式不同的是，在WLS＝0伏特时得到IV特性，供应类比输入到测试模式介面区块(300)致使可以得到宽范围之WLS电位的IV特性。这可以获得一个家族的IV图。
被指称为系统效能控制器(SPC)的处理器被纳入以用于控制在这里说明的NV存储器架构的很多特性与功能。举例来说，该SPC(350)藉由供应合适的模式控制(Mode[3:0])讯号给模式控制区块(370)来控制是读取、抹除或程式化操作何者被执行。该Mode[3:0]输入被定义时脉输入到具有Aclk讯号的模式控制区块(370)。根据Mode[3:0]讯号的值，该模式控制区块(370)可以供应READ讯号给SA控制区块(250)或是ERS/PRG讯号给HV控制区块(120)。假如要执行程式化操作，该PRG讯号绕线至该BL电压产生器(380)。该Mode[3:0]输入也可以用来组构用于区块或区段操作的NV存储器阵列(110)，该等操作包括位元组、页、全块区段、全块所有的抹除/程式化与HV页闩锁重置。除了控制该模式之外，也可以供应Seq[1:0]输入给模式控制区块(370)以控制HV操作的排序。
该SPC(350)也控制在NV存储器阵列(110)上处理的边界模式(MM)读取。MM读取是经由SA路径的正常读取，除非SONOS栅极被驱动至VMARG(而不是0伏特)。这样一来，VMARG的栅极至源极电压(VGS)在边界模式读取期间供应至SONOS装置。该边界电压由VDAC 310提供。如以下所提出的，该SPC供应输入讯号(PNB、MDAC[7:0])给VDAC以用于控制因而产生之边界电压(VMARG)的极性与量。
在某些实施例中，SPC(350)可以初始化存储器阵列的边界模式读取以决定在抹除/程式化期间目标VTE(SONOS抹除Vt值)与目标VTP(SONOS程式化VT)值是否匹配。
举例来说，经抹除SONOS装置具有主要的负VT(称为VTE)而经程式化的SONOS装置具有主要的正VT(称为VTP)。在一些状况下，可以初始化负边界模式读取以决定目标VTE是否避免了过度抹除的达成。虽然不需要担心过度程式化的问题，可以初始化正边界模式读取以决定目标VTP是否被达成。
SPC(350)藉由供应合适的PNB讯号给泵控制(340)与边界电压DAC(VDAC，310)区块初始化正与负边界模式读取。该PNB讯号控制是正或负边界模式读取应该被执行，并且因此控制那一个电压泵(320，330)被导通以用于边界模式读取。一般而言，该VPOS泵在正边界模式读取期间被开启，而VNEG泵在负边界模式读取期间被开启。但是当赋能超过一个测试模式时(例如在相同时间赋能负边界模式与DAA模式时)，VPOS与VNEG泵可以在相同时间被启动。
在边界模式读取期间，VDAC(310)产生边界电压(VMARG)，该电压经由测试模式介面区块(300)、HV控制区块(120)与HV列区块(130)绕线至SONOS电晶体的栅极。该VMARG的位准由MDAC[7:0]设定而PNB讯号供应至来自SPC的VDAC。在一个实施例中，如图13所示，可以由R-2R阶梯与切换器网路产生VMARG。
除了来自SPC(350)的PNB与MDAC[7:0]讯号之外，该R-2R阶梯与切换器网路从电压泵(320与330)接收VPOS与VNEG讯号。在一个实施例中，VDAC(310)可以使用输入讯号以产生256个VMARG位准，范围在用于正边界读取的0伏特与VPOS之间，或是在负边界读取的0伏特与VNEG之间。在0伏特到VPWR范围之外的VMARG位准可以用来侦测存储器单元临界电压(Vts)，该临界电压位在供电轨之外。
当PNB＝1时，该泵控制电路(340)将赋能讯号(ENPOS)绕线至VPOS电压泵(320)，使得泵(320)供应VPOS给R-2R阶梯与切换器网路。这使得VDAC(310)可以产生范围在0伏特到VPOS内的256个正边界电压(VMAG)。该MDAC[7:0]输入被变动以用于供应渐增的正边界电压给存储器单元直到找到「全部通过」与「全部失败」的点。该通过/失败的点可以经由测试模式介面区块(300)观察。举例来说，该测试模式介面区块(300)可以将渐增正VMARG值绕线至存储器阵列(经由VMARG_int)。VMARG造成的临界电压(Vts)经由测试模式介面区块观察。假如该经测量Vt让所有的存储器单元通过(也就是没有单元传导电流)，将与该边界电压相关的Vt决定为最糟状况的VTP(VTP_wc)。将让所有存储器单元失败(也就是所有的单元都传导电流)的下一个最高的VMARG设定决定为最佳状况的VTP(VTP_bc)。
当PNB＝0时，该泵控制电路(340)将赋能讯号(ENNEG)绕线至VNEG电压泵(330)，使得泵(330)供应VNEG给R-2R阶梯与切换器网路。这使得VDAC(310)可以产生范围在0伏特到VNEG内的256个负边界电压(VMAG)。该MDAC[7:0]输入被变动以用于供应渐增的负边界电压给存储器单元直到找到「全部通过」与「全部失败」的点。该通过/失败的点可以经由测试模式介面区块(300)观察。举例来说，该测试模式介面区块(300)可以将渐增负VMARG值绕线至存储器阵列(经由VMARG_int)。VMARG造成的临界电压(Vts)经由测试模式介面区块观察。假如该经测量Vt让所有的存储器单元通过，将与该边界电压相关的Vt决定为最糟状况的VTE(VTE_wc)。将让所有存储器单元失败的下一个最高的VMARG设定决定为最佳状况的VTE(VTE_bc)。
该SPC(350)也控制用来可靠地写入(抹除与程式化)SONOS 1T与2T存储器单元的演算法，以达成资料保存与忍耐度的需求。这些指称为「聪明写入演算法」的演算法在名为「写入非易失性存储器阵列的智慧型方法」共有授权的临时专利申请案序号第61/122,805号中更详细地讨论。由SPC(350)使用的聪明写入演算法的概要在以下提供。演算法的进一步说明可以在该共有授权临时专利申请案中找到，其中的说明在这里全体并入。
在实施例中，由SPC(350)使用的「聪明写入演算法」可以藉由避免跨越制程与温度边界之SONOS抹除Vt(VTE)之饱和来最大化资料保存与忍耐度循环。藉由执行多个步骤避免VTE饱和。首先，该非易失性存储器阵列被特性化(典型地经由制造)以决定应该被用来可靠地写入非易失性存储器阵列的输入。该等输入包括储存在暂存器区块(260)内的值，而且是以在初始边界模式读取期间找到的目标VTE与VTP值为基础。除了阵列特性化之外，在抹除之前执行预先程式化步骤以将任何经抹除电晶体的VTE移动到经程式化状态。这藉由避免过度抹除而避免了在后续抹除上的抹除饱和。
在一个实施例中，该SPC一开始预先程式化所有的目标存储器单元，因此后续的抹除阵列可能不会过度抹除已经被抹除的存储器单元。如图12所示，该预先程式化讯号典型地为短持续期间(例如小于1毫秒)。但是是高程式化电压(例如大于10.5伏特)。如同在以下更详细讨论的，SPC(350)藉由供应合适的讯号给泵控制电路(340)与电压泵(320与330)来控制预先程式化讯号的持续时间和量。除了制程边界之外，SPC(350)也调整预先程式化讯号的持续时间及/或量以补偿温度的改变。在一个实施例中，可以根据从温度感测器(360)接收的Temp_val讯号来调整温度。
该SPC执行各种步骤以特性化存储器阵列并决定使用的输入以获得目标VTE与VTP值。在抹除发生之前，该SPC可以初始化边界模式读取以找出位在最佳状况VTP(VTP_bc)内的存储器单元，因为在最佳状况VTP内的存储器单元也最可能具有最差状况VTE(VTE_wc)。执行短持续期间(例如1毫秒)的第一抹除周期以建立初始抹除电压临界值。在抹除之后，该具有最佳状况VTP之存储器单元的Vt经量测(举例来说，使用边界模式)以建立第一最差状况VTE(VTE_wc1)。与第一周期相同的第二抹除周期被执行以建立第二抹除电压临界值。所得的Vt在第二抹除(再一次地使用边界模式)之后经量测以建立第二最差状况VTE(VTE_wc2)。
该经量测VTE_wc1与VTE_wc2值与该抹除周期时间(例如1毫秒)一起使用以计算抹除速度。来自第二抹除(VTE_wc2)的最差状况VTE与决定的目标VTE位准(例如如上面讨论到的，在初始边界模式读取期间)做比较。该抹除的速度可以与VTE_wc2与目标VTE位准之间的差异一起使用以计算在一个实施例中用来驱动NV存储器阵列的所有位元到目标VTE位准的抹除脉波宽度。在一个实施例中，该目标VTE典型地为所有经抹除存储器单元中最高或最正的Vt(也就是所有可能在量更大或是更负的其他存储器单元中的VTE)。在一个实施例中，使用以上计算过的抹除脉波宽度的第三抹除周期以将所有存储器单元的Vt移动至目标VTE位准。该所得的Vt经测是并与目标VTE位准做比较。假如经量测的Vt在期待中，可以在后续的抹除操作中使用上面提及的抹除脉波宽度。
可以使用类似的演算法以决定合适的程式化脉波宽度。该程式化演算法藉由监测具有最佳状况VTE(VTE_bc)的存储器单元而与抹除演算法有所不同，因为该存储器单元最可能具有最差状况VTP(VTP_wc)。在执行第三抹除周期(如以上讨论)后，该具有最佳状况VTE之存储器单元的Vt被量测并与目标VTP做比较。在一个实施例中，假如在第三抹除周期之后经量测的Vt在预料之中，与该目标VTP有关(而且是在初始化边界模式读取期间决定)的程式化脉波宽度可以用在后续的程式化操作中。在替代性的实施例中，该SPC可以简单地使用长程式化脉波宽度，该脉波宽度保证了足够正的VTP。
过度程式化不是一个问题。但是在程式化时有一个状况可以列入考量。如同以上注意到的，在一个实施例中，在程式化期间，所有被禁止的存储器单元(也就是经抹除单元)被给定一个软性的程式化偏压(也就是显示在图4中的VBL禁止偏压)。这个偏压可以稍微提高被禁止存储器单元的VTE，因此VTE_wc应该被检查以确保在具有资料保存的边界下它仍然是负的。
如上面注意到的，在这里说明的存储器架构使用了双电压泵(VPOS电压泵320与VNEG电压泵330)以实行HV预先程式化、抹除与程式化操作。当直接施加VPOS与VNEG到SONOS 1T或2T存储器单元时，以这样的方式施加HV偏压，如此该VPOS与VNEG量的总和产生了用于预先程式化、抹除与程式化的HV偏压。如同以下更详细说明的，SPC(350)根据执行的操作控制由电压泵(320与330)产生之VPOS与VNEG讯号的量与持续时间。在一些状况中，也可以调整该VPOS与VNEG讯号以补偿温度。
如图1与图12所示，该VPOS与VNEG讯号的量借着PDAC[4:0]值与NDAC[4:0]值被独立控制，该两个值由SPC(350)设定并且储存在暂存器区块(260)中。在一个实施例中，该PDAC[4:0]暂存器可以提供大约4.3伏特到7.4伏特范围的VPOS，而该NDAC[4:0]暂存器提供大约-1.4伏特到-4.5伏特范围的VNEG。可以在其他实施例中使用替代性的电压范围。该PDAC[4:0]与NDAC[4:0]值供应至VPOS与VNEG电压泵以设定VPOS与VNEG讯号的量。该SPC(350)根据要执行的HV操作(预先程式化、抹除、程式化)设定VPOS与VNEG讯号的量。在一个实施例中，可以施加大约6伏特的VPOS与大约-4伏特的VNEG到SONOS装置的终端以提供+10伏特的程式化电压或-10伏特的抹除电压。可以在其他实施例中使用VPOS与VNEG的替代值。
除了量之外，SPC(350)控制由电压泵电路(320与330)产生之VPOS与VNEG讯号的持续时间。如图1与图12所示，SPC(350)供应泵赋能(PE)讯号给泵控制电路(340)，而该泵控制电路(340)产生用于在相同时间赋能VPOS(320)与VNEG(330)电压泵的泵讯号。对于预先程式化、抹除与程式化的每一种功能，该PE讯号的持续时间(与该泵讯号的持续时间)可以被以不同方式设定。如图12所示，在一个实施例中，一个相对短的PE持续时间(T_pre_prg)可以用来预先程式化，一个稍微长的PE持续时间(T_prg)可以用来程式化，而一个更长的PE持续时间(T_ers)可以用来抹除。该程式化与抹除讯号的持续时间(也就是该T_prg与T_ers脉波宽度)可以藉由以上说明而且在共有授权申请案中的聪明写入演算法来决定。
此外，可以调整该VPOS与VNEG讯号以补偿在温度上的变动。举例来说，HV程式化与抹除操作典型地在冷温度时较慢而在热温度时较快。为了对温度作补偿，SPC(350)可以使用从温度感测器(360)接收的Temp_val以独立调整PE持续时间及/或每一个HV操作储存在PDAC[4:0]与NDAC[4:0]暂存器内的值。这样的调整会使得在这里说明的存储器架构符合写入速度的需求，甚至是在温度变动之间。
从上面提供的说明，清楚地说明了使用很多设定以组构NV存储器阵列(110)。一些组构设定由SPC(350)控制并储存在组构暂存器(260)内。在暂存器区块(260)中储存组构设定使得该等设定可以调整(例如考虑到制程及/或温度变动)，因此可以在每一次的电力重置(POR)施加正确的设定给存储器阵列。在一个实施例中，可调整的组构设定可以包括供应至IREF产生器(240)的IDAC[4:0]与Slope[2:0]设定、供应至BL电压产生器(380)的BDAC[3:0]设定与供应至泵控制电路(340)与电压泵(320，330)的PDAC[4:0]、NDAC[4:0]与PE设定。
用在NV存储器读取的POR但不随着制程或温度改变的组构设定可以作为金属选择。非可调整组构设定的例子可以包括供应至选择区块(270)的ITIM[3:0]与ITIMAUT[3:0]讯号。没有必需的调整，该等讯号可以用固定的存储器密度为基础。在某些实施例中，该存储器架构可以被设计以符合超过一种规格(像是产业与自动规格)及/或以维持在极限状态下(像是低VPWR或高温)的可靠操作。举例来说，该AUTO_TIM与XTRM_TIM讯号可以是施加在POR上的可调整组构设定。如以上讨论的，该AUTO_TIM讯号可以被调整以藉由选定特殊存储器速度来符合产业与自动规格。此外，该XTRM_TIM讯号可以被调整以确保在极限状态下的可靠存储器读取。
在某些实施例中，SPC(350)可以控制除了以上所说明之外的NV存储器架构的特性与功能。举例来说，SPC(350)藉由施加合适测试模式(例如TM[2:0])讯号至此，可以控制由测试模式介面区块(300)执行的测试模式。可以供应不同的TM[2:0]讯号给介面区块以执行边界模式读取或是VWL位准的特性化。假如初始类比位准是错的，或是希望有其他的类比位准，另一个TM[2:0]讯号可以强迫类比讯号进入存储器阵列。供应至测试模式介面的讯号(例如VPOS、VNEG、VMARG与其他来自该阵列的类比讯号)可以在存储器架构外经由I/O接脚Test_Pad1与Test_Pad2观察。
习于具有本揭露之利益之技术者将了解到本发明说明了一种非易失性存储器架构。本发明各种方面的进一步修改与替代性实施例以本说明的观点来看对于习于该技术者来说是显而易见的。因此其意图在于让下列的申请专利范围被解读成具有所有这一类的修改与改变，而该说明书与图式被视为是例示性的而非是限制性的概念。

Claims (14)

1.一种存储器架构，其特征在于，包含：
非易失性存储器单元的阵列；
一对独立控制电压泵，所述电压泵耦合以用于在程式化与抹除操作期间供应正偏压和负偏压给存储器阵列，如此一来正偏压和负偏压之量的总和会施加跨越于所存取的存储器单元的储存节点上；
用于储存可程式化值的多个暂存器，所述可程式化值由所述电压泵使用以独立控制该正偏压与负偏压的量；
处理器，该处理器耦合以用于决定与设定储存在所述多个暂存器内的可程式化值；以及
控制机制，该控制机制耦合至所述电压泵以用于控制正偏压与负偏压的持续时间。
2.如权利要求1所述的存储器架构，其特征在于，该处理器独立选定用于预先程式化、抹除与程式化的每一操作的可程式化值。
3.如权利要求2所述的存储器架构，其特征在于，该处理器根据从温度感测器接收的温度量测来调整该可程式化值。
4.如权利要求1所述的存储器架构，其特征在于，该处理器进一步耦合以供应泵赋能讯号给该控制机制，及其中该泵赋能讯号的持续时间控制该正偏压与负偏压的持续时间。
5.如权利要求4所述的存储器架构，其特征在于，该处理器独立选定用于预先程式化、抹除与程式化的每一操作的泵赋能讯号的持续时间。
6.如权利要求1所述的存储器架构，其特征在于，该非易失性存储器单元中的每一者包含具有栅极端、漏极端、源极端与井区端的储存电晶体。
7.如权利要求6所述的存储器架构，其特征在于，在抹除操作期间，施加负偏压到所存取存储器单元的储存电晶体的栅极端，施加正偏压到所存取存储器单元的储存电晶体的漏极端、源极端与井区端。
8.如权利要求7所述的存储器架构，其特征在于，在抹除操作期间，施加正偏压到所有非选定存储器单元内的储存电晶体的栅极端。
9.如权利要求6所述的存储器架构，其特征在于，在程式化操作期间，施加正偏压到所存取存储器单元的储存电晶体的栅极端，施加负偏压到所存取存储器单元的储存电晶体的漏极端、源极端与井区端。
10.如权利要求9所述的存储器架构，其特征在于，在程式化操作期间，施加负偏压到所有非选定存储器单元内的储存电晶体的栅极端，同时施加禁止偏压到所有非选定存储器单元内的储存电晶体的漏极端与源极端。
11.如权利要求6所述的存储器架构，其特征在于，从一个包含SONOS电晶体与浮动栅极电晶体的群组中选定该储存电晶体。
12.如权利要求1所述的存储器架构，其特征在于，进一步包含电压数位至类比转换器VDAC，该转换器耦合至所述电压泵以用于接收正偏压VPOS与负偏压VNEG。
13.如权利要求1所述的存储器架构，其特征在于，进一步包含测试介面，该测试介面耦合以用于将正偏压与负偏压绕线到存储器架构外面。
14.一种用于抹除或程式化存储器单元的方法，其特征在于，该方法包含：
在程式化操作与抹除操作期间产生给存储器单元的正偏压与负偏压；
在程式化操作与抹除操作期间供应正偏压与负偏压给存储器单元；及
其中产生的步骤包含独立控制用于程式化与抹除的每一操作的正偏压的量和持续时间与负偏压的量和持续时间，以及根据温度量测调整该正偏压与负偏压的量与持续时间。
CN200980000246.6A 2008-09-22 2009-09-18 具有两个独立控制电压泵的存储器架构 Active CN101828232B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510557064.6A CN105185409B (zh) 2008-09-22 2009-09-18 具有两个独立控制电压泵的存储器架构

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
US9919308P 2008-09-22 2008-09-22
US12/343,658 2008-09-22
US61/099193 2008-09-22
US61/099,193 2008-09-22
US12280508P 2008-12-16 2008-12-16
US61/122,805 2008-12-16
US12/343,658 US8125835B2 (en) 2008-09-22 2008-12-24 Memory architecture having two independently controlled voltage pumps
PCT/US2009/057593 WO2010033880A2 (en) 2008-09-22 2009-09-18 Memory architecture having two independently controlled voltage pumps

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201510557064.6A Division CN105185409B (zh) 2008-09-22 2009-09-18 具有两个独立控制电压泵的存储器架构

Publications (2)

Publication Number Publication Date
CN101828232A CN101828232A (zh) 2010-09-08
CN101828232B true CN101828232B (zh) 2015-09-16

Family

ID=42037538

Family Applications (2)

Application Number Title Priority Date Filing Date
CN200980000246.6A Active CN101828232B (zh) 2008-09-22 2009-09-18 具有两个独立控制电压泵的存储器架构
CN201510557064.6A Active CN105185409B (zh) 2008-09-22 2009-09-18 具有两个独立控制电压泵的存储器架构

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201510557064.6A Active CN105185409B (zh) 2008-09-22 2009-09-18 具有两个独立控制电压泵的存储器架构

Country Status (4)

Country Link
US (5) US8125835B2 (zh)
CN (2) CN101828232B (zh)
TW (1) TWI509616B (zh)
WO (1) WO2010033880A2 (zh)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8125835B2 (en) 2008-09-22 2012-02-28 Cypress Semiconductor Corporation Memory architecture having two independently controlled voltage pumps
IT1404183B1 (it) * 2011-02-28 2013-11-15 St Microelectronics Srl Dispositivo di decodifica di indirizzo
CN103137204A (zh) * 2011-11-23 2013-06-05 上海华虹Nec电子有限公司 闪存存储器的位线控制电路
US8902679B2 (en) 2012-06-27 2014-12-02 International Business Machines Corporation Memory array with on and off-state wordline voltages having different temperature coefficients
US8817543B2 (en) 2012-07-11 2014-08-26 Ememory Technology Inc. Flash memory
US9142315B2 (en) 2012-07-25 2015-09-22 Freescale Semiconductor, Inc. Methods and systems for adjusting NVM cell bias conditions for read/verify operations to compensate for performance degradation
US8873316B2 (en) * 2012-07-25 2014-10-28 Freescale Semiconductor, Inc. Methods and systems for adjusting NVM cell bias conditions based upon operating temperature to reduce performance degradation
US8902667B2 (en) 2012-07-25 2014-12-02 Freescale Semiconductor, Inc. Methods and systems for adjusting NVM cell bias conditions for program/erase operations to reduce performance degradation
US9076557B2 (en) * 2012-11-19 2015-07-07 Texas Instruments Incorporated Read margin measurement in a read-only memory
US9129700B2 (en) * 2013-01-22 2015-09-08 Freescale Semiconductor, Inc. Systems and methods for adaptive soft programming for non-volatile memory using temperature sensor
US9224478B2 (en) * 2013-03-06 2015-12-29 Freescale Semiconductor, Inc. Temperature-based adaptive erase or program parallelism
US8675405B1 (en) * 2013-03-12 2014-03-18 Cypress Semiconductor Corp. Method to reduce program disturbs in non-volatile memory cells
US10262747B2 (en) 2013-03-12 2019-04-16 Cypress Semiconductor Corporation Method to reduce program disturbs in non-volatile memory cells
US9311999B2 (en) * 2013-09-06 2016-04-12 Micron Technology, Inc. Memory sense amplifiers and memory verification methods
US9368209B2 (en) * 2014-02-04 2016-06-14 Stmicroelectronics S.R.L. Embedded non-volatile memory with single polysilicon layer memory cells programmable through channel hot electrons and erasable through fowler-nordheim tunneling
US20160006348A1 (en) * 2014-07-07 2016-01-07 Ememory Technology Inc. Charge pump apparatus
US9361994B1 (en) 2014-09-04 2016-06-07 Cypress Semiconductor Corporation Method of increasing read current window in non-volatile memory
US9595340B2 (en) * 2015-01-20 2017-03-14 Taiwan Semiconductor Manufacturing Company Limited Nonvolatile memory device and method of setting a reference current in a nonvolatile memory device
US9704585B2 (en) * 2015-06-15 2017-07-11 Cypress Semiconductor Corporation High voltage architecture for non-volatile memory
US9691491B2 (en) 2015-09-18 2017-06-27 Texas Instruments Incorporated Methods and apparatus to track bit cell current using temperature and voltage dependent reference currents
US9589652B1 (en) 2015-09-24 2017-03-07 Cypress Semiconductor Corporation Asymmetric pass field-effect transistor for non-volatile memory
US9911488B2 (en) * 2015-10-22 2018-03-06 Sandisk Technologies Llc Three dimensional non-volatile memory with shorting source line/bit line pairs
JP2017224978A (ja) * 2016-06-15 2017-12-21 東芝メモリ株式会社 半導体装置
US11017838B2 (en) * 2016-08-04 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices
US9754640B1 (en) 2016-10-19 2017-09-05 Macronix International Co., Ltd. Sensing circuit and method utilizing voltage replication for non-volatile memory device
US10366765B2 (en) * 2016-12-15 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Adjustment circuit for partitioned memory block
US10269444B2 (en) * 2016-12-21 2019-04-23 Sandisk Technologies Llc Memory with bit line short circuit detection and masking of groups of bad bit lines
US9773567B1 (en) 2017-02-22 2017-09-26 Qualcomm Incorporated Reduced silicon-oxide-nitride-oxide-silicon (SONOS) flash memory program disturb
US10395752B2 (en) * 2017-10-11 2019-08-27 Globalfoundries Inc. Margin test for multiple-time programmable memory (MTPM) with split wordlines
US10332599B2 (en) * 2017-11-14 2019-06-25 Longitude Flash Memory Solutions Ltd. Bias scheme for word programming in non-volatile memory and inhibit disturb reduction
US10418124B1 (en) * 2018-02-23 2019-09-17 Arm Limited Bypass circuitry for memory applications
US10679714B2 (en) * 2018-09-12 2020-06-09 Nxp B.V. ROM cell with transistor body bias control circuit
US10877908B2 (en) 2018-09-25 2020-12-29 Micron Technology, Inc. Isolation component
US10678287B2 (en) * 2018-10-15 2020-06-09 Globalfoundries Inc. Positive and negative full-range back-bias generator circuit structure
CN113168854A (zh) * 2018-12-04 2021-07-23 美光科技公司 多模式电压泵和控制
US10991426B2 (en) 2019-01-25 2021-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device current limiter
DE102019132067A1 (de) 2019-01-25 2020-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Strombegrenzer für speichervorrichtung
US11074946B2 (en) 2019-12-05 2021-07-27 Nxp B.V. Temperature dependent voltage differential sense-amplifier
TWI784515B (zh) 2020-05-27 2022-11-21 台灣積體電路製造股份有限公司 記憶體系統以及操作記憶體系統的方法
US11437092B2 (en) 2020-05-27 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods to store multi-level data
EP4322136A1 (en) 2021-05-06 2024-02-14 Samsung Electronics Co., Ltd. Electronic apparatus comprising flexible display
US11894065B2 (en) 2022-01-05 2024-02-06 Macronix International Co., Ltd. Three-dimensional memory device
TWI811940B (zh) * 2022-01-05 2023-08-11 旺宏電子股份有限公司 三維記憶體裝置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5901084A (en) * 1997-03-10 1999-05-04 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor memory device having floating gate electrode
US6259627B1 (en) * 2000-01-27 2001-07-10 Multi Level Memory Technology Read and write operations using constant row line voltage and variable column line load
US7050343B2 (en) * 2003-02-27 2006-05-23 Stmicroelectronics S.R.L. Built-in testing methodology in flash memory

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69232211T2 (de) * 1991-12-09 2002-06-27 Fujitsu Ltd Flash-Speicher mit besserer Löschbarkeit und dessen Schaltung
US6073204A (en) * 1997-04-23 2000-06-06 Micron Technology, Inc. Memory system having flexible architecture and method
US5835420A (en) * 1997-06-27 1998-11-10 Aplus Flash Technology, Inc. Node-precise voltage regulation for a MOS memory system
US6513103B1 (en) 1997-10-10 2003-01-28 Rambus Inc. Method and apparatus for adjusting the performance of a synchronous memory system
US6005804A (en) * 1997-12-18 1999-12-21 Advanced Micro Devices, Inc. Split voltage for NAND flash
US6606267B2 (en) * 1998-06-23 2003-08-12 Sandisk Corporation High data rate write process for non-volatile flash memories
US6188613B1 (en) 1998-10-08 2001-02-13 Micron Technology, Inc. Device and method in a semiconductor memory for erasing/programming memory cells using erase/program speeds stored for each cell
KR100283909B1 (ko) * 1998-12-15 2001-03-02 김영환 비휘발성 메모리의 전하 이득 스트레스 테스트 회로 및 그 테스트 방법
US6166961A (en) * 1999-08-19 2000-12-26 Aplus Flash Technology, Inc. Approach to provide high external voltage for flash memory erase
US6359947B1 (en) * 1999-08-31 2002-03-19 Intel Corporation Split clock buffers for a negative charge pump
US6498757B2 (en) * 2000-11-23 2002-12-24 Macronix International Co., Ltd. Structure to inspect high/low of memory cell threshold voltage using current mode sense amplifier
JP4671512B2 (ja) * 2001-02-01 2011-04-20 ルネサスエレクトロニクス株式会社 不揮発性半導体メモリ
US6535428B2 (en) * 2001-06-14 2003-03-18 Stmicroelectronics S.R.L. Sensing circuit for memory cells
JP2003173691A (ja) 2001-12-04 2003-06-20 Toshiba Corp 半導体メモリ装置
US6661724B1 (en) * 2002-06-13 2003-12-09 Cypress Semiconductor Corporation Method and system for programming a memory device
JP2004086934A (ja) * 2002-08-22 2004-03-18 Renesas Technology Corp 不揮発性記憶装置
US6798250B1 (en) 2002-09-04 2004-09-28 Pixim, Inc. Current sense amplifier circuit
US6882567B1 (en) * 2002-12-06 2005-04-19 Multi Level Memory Technology Parallel programming of multiple-bit-per-cell memory cells on a continuous word line
US7170315B2 (en) * 2003-07-31 2007-01-30 Actel Corporation Programmable system on a chip
US7151695B2 (en) 2004-11-18 2006-12-19 Freescale Semiconductor, Inc. Integrated circuit having a non-volatile memory with discharge rate control and method therefor
US7149645B2 (en) * 2004-12-30 2006-12-12 Intel Corporation Method and apparatus for accurate on-die temperature measurement
US7570524B2 (en) 2005-03-30 2009-08-04 Ovonyx, Inc. Circuitry for reading phase change memory cells having a clamping circuit
US7190612B2 (en) 2005-03-31 2007-03-13 Grandis, Inc. Circuitry for use in current switching a magnetic cell
US7542060B2 (en) 2005-07-25 2009-06-02 Seiko Epson Corporation Thermal printer and thermal printer control method
KR101224919B1 (ko) * 2006-02-07 2013-01-22 삼성전자주식회사 온도 변화에 따라 고전압 발생 회로의 출력 전압 레벨을조절하는 반도체 메모리 장치
US7400527B2 (en) * 2006-03-16 2008-07-15 Flashsilicon, Inc. Bit symbol recognition method and structure for multiple bit storage in non-volatile memories
US7272063B1 (en) 2006-03-21 2007-09-18 Infineon Technologies Ag Memory with a temperature sensor, dynamic memory and memory with a clock unit and method of sensing a temperature of a memory
US20070297247A1 (en) 2006-06-26 2007-12-27 Gerrit Jan Hemink Method for programming non-volatile memory using variable amplitude programming pulses
US7542360B2 (en) * 2007-07-19 2009-06-02 Freescale Semiconductor, Inc. Programmable bias for a memory array
US8125835B2 (en) 2008-09-22 2012-02-28 Cypress Semiconductor Corporation Memory architecture having two independently controlled voltage pumps

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5901084A (en) * 1997-03-10 1999-05-04 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor memory device having floating gate electrode
US6259627B1 (en) * 2000-01-27 2001-07-10 Multi Level Memory Technology Read and write operations using constant row line voltage and variable column line load
US7050343B2 (en) * 2003-02-27 2006-05-23 Stmicroelectronics S.R.L. Built-in testing methodology in flash memory

Also Published As

Publication number Publication date
US20160005475A1 (en) 2016-01-07
US8125835B2 (en) 2012-02-28
CN105185409B (zh) 2020-04-10
US7969804B1 (en) 2011-06-28
CN101828232A (zh) 2010-09-08
US10032517B2 (en) 2018-07-24
US8542541B2 (en) 2013-09-24
WO2010033880A2 (en) 2010-03-25
US9899089B1 (en) 2018-02-20
US20100074028A1 (en) 2010-03-25
TW201013675A (en) 2010-04-01
US20180166140A9 (en) 2018-06-14
US20120188826A1 (en) 2012-07-26
CN105185409A (zh) 2015-12-23
TWI509616B (zh) 2015-11-21
WO2010033880A3 (en) 2010-05-14

Similar Documents

Publication Publication Date Title
CN101828232B (zh) 具有两个独立控制电压泵的存储器架构
US6891754B2 (en) Nonvolatile semiconductor memory with a programming operation and the method thereof
JP4635066B2 (ja) 半導体記憶装置
JP5127439B2 (ja) 半導体記憶装置
US7663932B2 (en) Nonvolatile semiconductor memory device
US20060034128A1 (en) Non-volatile memory device and erase method of the same
CN104246894A (zh) 降低非易失性存储器单元中的编程干扰的方法
JP2003059278A (ja) 不揮発性半導体メモリ装置及びそのプログラム方法。
JP2000076878A (ja) 不揮発性半導体記憶装置
JP4426082B2 (ja) 読出時間を短縮させる不揮発性半導体メモリ装置
JP4988264B2 (ja) ワードライン電圧の勾配を制御する不揮発性メモリ装置及びそのプログラム方法
US8599618B2 (en) High voltage tolerant row driver
JP2011040166A (ja) 半導体記憶装置
US8264887B2 (en) Nonvolatile memory device and method of programming the same
JP2001093287A (ja) 不揮発性半導体記憶装置
US6606266B2 (en) Nonvolatile semiconductor memory device capable of writing multilevel data at high rate
US11694751B2 (en) Logic compatible flash memory programming with a pulse width control scheme
JP2013536538A (ja) プログラム妨害のない３トランジスタ（ｎ／ｐ／ｎ）不揮発性メモリセル
US20230141943A1 (en) Transceiver for providing high voltages for erase or program operations in a non-volatile memory system
CN116741243A (zh) 非易失性存储器的记忆胞与阵列结构及其相关的控制方法
WO2023080915A1 (en) Transceiver for providing high voltages for erase or program operations in a non-volatile memory system

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant