CN101814524B - 具有交替掺杂源/漏形态的半导体元件 - Google Patents

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Abstract

本发明是有关于一种具有交替掺杂源/漏形态的半导体元件。在本发明的一具体实施例中，此元件包含一基板和一形成于基板上的晶体管。晶体管包含一栅结构、一源区和一漏区。漏区包含一交替掺杂形态区域。交替掺杂形态区域包含高低掺杂浓度的交替区域。在本发明的一实施例中，晶体管为一高电压晶体管。

Description

具有交替掺杂源/漏形态的半导体元件
技术领域
本发明涉及一种集成电路元件，特别是涉及一种具有交替掺杂形态的源/漏区的半导体元件。
背景技术
高电压晶体管(high-voltage transistors，HVMOS晶体管)通常包含双扩散漏(double-diffused drains，DDD)作为晶体管的特征元件(亦即源/漏)。此双扩散漏的功用为可防止静电释放(electrostatic discharge，ESD)和/或减少热电子载体效应。
然而，传统的双扩散漏的缺点在于需要高剂量的不纯物(亦即，掺质)。这可能会使双扩散金属氧化半导体(DDD MOS)引发产生栅致漏极泄漏电流(gate induced drain leakage，GIDL)，特别是在栅极的长度缩短之时。GIDL电流产生于上方覆盖栅电极的晶体管源区。介于栅极(可接地)和源极(可施加高电压)之间诱导产生的高电场是引发GIDL电流的原因。当GIDL电流过大时，会降低元件的阈值电压。所以，需要一种可用于场效晶体管元件的改良结构。
由此可见，上述现有的晶体管在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型的具有交替掺杂源/漏形态的半导体元件，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的目的在于，克服现有的晶体管存在的缺陷，而提供一种新型的具有交替掺杂源/漏形态的半导体元件，所要解决的技术问题是使其藉由交替掺杂形态元件特征的高电压井元件，有效减少栅致漏极泄漏电流，并可减少在元件特征中的有效不纯物剂量，非常适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体元件，包含：一基板；一晶体管元件，形成在该基板之上，其中该晶体管元件包含：一栅结构，一源区，及一漏区，其中该漏区包含一交替掺杂形态区域。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体元件，其中所述的交替掺杂形态区域包含：一第一区和一第二区，具有一第一浓度；及一第三区，具有一第二浓度，其中该第三区是插入于该第一区和第二区之间，且其中该第二浓度低于该第一浓度。
前述的半导体元件，其中所述的漏区包含一扩散漏区，其中该扩散漏区位于该交替掺杂形态区域之下。
前述的半导体元件，其中所述的源区包含一交替掺杂形态区域。
前述的半导体元件，其更包含：一高电压井，位于基板中且于该晶体管元件之下。
前述的半导体元件，其中所述的晶体管元件更包含：一沟道区，位于该栅极结构之下，其中该交替掺杂形态区域与该沟道区具有一直接连接的界面。
前述的半导体元件，其中所述的栅极结构包含一具有高介电常数的栅介电层。
前述的半导体元件，其中所述的交替掺杂形态区域包含多个N+掺杂区域和多个N-掺杂区域，其中该些N-掺杂区域是插入于该些N+掺杂区域之间。
前述的半导体元件，其中所述的晶体管元件为高电压场效晶体管元件。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体元件，其包含：一高电压井，位于一半导体基板之中，其中该高电压井具有一第一种形态的掺质；一第一源/漏区域，位于该高电压井之中，其中该第一源/漏区域具有一第二种形态的掺质；一第二源/漏区域，位于该高电压井之中，其中该第二源/漏区域与该第一源/漏区域相隔一段距离，且其中该第二源/漏区域包含；一第一区，具有该第二种形态的掺质；及一第二区，位于该第一区之中，其中该第二区具有该第二种形态的掺质，且其中该第二区包含多个具有第一浓度的该第二种形态掺质的区域和多个具有第二浓度的该第二种形态掺质的区域。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体元件，其中所述的第二种形态的掺质为N型。
前述的半导体元件，其中所述的第一区包含一掺杂浓度，其是低于该第二浓度。
前述的半导体元件，其更包含：一栅极结构，位于该基板上且介于该第一源/漏区域及该第二源/漏区域之间。
前述的半导体元件，其中所述的第一源/漏区域包含具有该第二浓度的该第二型掺质。
前述的半导体元件，其中所述的第二区是位于该第一区之中，包含由具有该第一浓度和该第二浓度的第二型掺质所交替掺杂而形成的一交替掺杂区域。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：
为达到上述目的，依据本发明的一具体实施例，提供一半导体元件。此元件包含基板和基板上的晶体管元件(亦即，场效晶体管)。此晶体管元件包含栅结构、源区及漏区。漏区包含交替掺杂形态区域。交替掺杂形态区域包含多个，交替掺杂高浓度(亦即，N+)和低浓度(亦即，N-)的区域。依据本发明的一具体实施例，漏区包含一具有交替掺杂形态区域的扩散漏区。此扩散漏区可包括，一低于上述交替掺杂形态区域高浓度区域的掺质浓度区域。依据本发明的一具体实施例，晶体管为高电压场效晶体管。
另外，为达到上述目的，依据本发明的另一具体实施例，提供一半导体元件。此元件包含在半导体基板中的高电压井。高电压井形成于基板中且具有第一种形态的掺质。高电压井具有第一源/漏区域。源区包含第二种型态的掺质。高电压井也具有第二源/漏区域。第二源/漏区域与第一源/漏区域相隔一段距离。第二源/漏区域包含：具有第二种型态的掺质的第一区域；以及在第一区域中的第二区域。第二区域包含第二种型态的掺质。第二区域中的第二种型态掺质具有第一和第二浓度。依据本发明一具体实施例，第一型态掺质为P型且第二型态掺质为N型。依据本发明的另一具体实施例，在第二源/漏区域中的第二区域包含N+和N-浓度。
再者，为达到上述目的，依据本发明的一具体实施例，提供一种形成半导体元件的方法。此方法包含提供半导体基板以及在此半导体基板上形成栅结构。在邻接栅结构处形成栅极和漏极两者之一。此形成栅极和漏极两者之一的步骤包含：掺杂基板以形成具有第一浓度的第一种形态掺质的第一掺杂区域；及对第一掺杂区域中的一部分进行掺杂，以形成具有第二浓度的第一种形态掺质的第二掺杂区域和第三掺杂区域。
借由上述技术方案，本发明具有交替掺杂源/漏形态的半导体元件至少具有下列优点及有益效果：本发明所揭露的一半导体元件及其制造方法，包含一交替掺杂形态元件特征(亦即，源或漏)。包含交替掺杂形态元件特征的高电压井元件可减少GIDL电流，并可减少在元件特征中的有效不纯物(N型或P型掺质)剂量。
综上所述，本发明是有关于一种具有交替掺杂源/漏形态的半导体元件。在本发明的一具体实施例中，此元件包含一基板和一形成于基板上的晶体管。晶体管包含一栅结构、一源区和一漏区。漏区包含一交替掺杂形态区域。交替掺杂形态区域包含高低掺杂浓度的交替区域。在本发明的一实施例中，晶体管为一高电压晶体管。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是依据本发明的一具体实施例所绘示的用以形成晶体管元件的多个图形俯视图。
图2是依据本发明的一具体实施例所绘示的具有交替掺杂形态元件特征的半导体元件立体图。
图3是依据本发明的一具体实施例所绘示的半导体元件剖面图，与绘示一与其对应的掺杂形态曲线图。
图4是依据本发明的一具体实施例所绘示的具有交替掺杂形态元件特征的半导体元件剖面图。
图5是依据本发明的一具体实施例所绘示的具有交替掺杂形态元件特征的半导体元件形成方法流程图。
102：主动区图形              104：栅结构图形
106：源/漏图形               108：源区
110：漏区                    110a：图形
110b：图形                   200：元件
202：栅结构                  204：基板
206：源区                    208：沟道区
210：漏区                    212：区域
214：区域                    300：掺杂形态
302：参考线                  400：元件
402：基板                    404：高电压井
406：隔离结构                408：源区
408b：低剂量区域             410：扩散漏区
412：交替掺杂形态漏区        414：间隔元件
416：栅介电层                418：栅极
420：栅结构                  500：方法
502：步骤                    504：步骤
506：步骤                    508：步骤
510：步骤
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的具有交替掺杂源/漏形态的半导体元件其具体实施方式、结构、特征及其功效，详细说明如后。
所揭露的与在基板上形成一集成电路元件有关，特别是有关于制造具有交替掺杂形态特征的半导体元件(亦即，场效晶体管元件)。这个元件可用来形成HVMOS场效晶体管和/或其它半导体元件。需要了解的是，接下来本发明揭露了许多不同的具体实施例，例如本发明的许多个技术特征。接下来所描述的特定元件和其排列是为了使本发明易于了解，而非用以限制本发明。并且，揭示内容会重复使用元件符号或文字于不同例子中。重复使用这类元件符号的目的是为了清楚和简洁，而非用以表示所述的各种具体实施例和组态之间具有关联。并且，所述的第一层在第二层“的上方”、“覆盖于其上”或其它类似描述，包含：第一与第二层为直接连接的具体实施例；和第一与第二层之中有插入一层或多层的具体实施例。所揭露为高电压场效晶体管(PFET、NFET、MOSFET)，然而，任何其它的元件也可受益于此揭露的内容和交替掺杂型态元件特征。更进一步地说，此领域中具有通常技艺者应可了解，本发明所揭露的结构的掺杂型态包含相反掺杂型态的具体实施例。
请参考图1所示，其是依据本发明的一具体实施例所绘示的用以形成晶体管元件的绘示多个图形的俯视图，此多个图形用于形成元件(亦即，晶体管)或是元件中一部分。每个图形可由掩模提供(亦即，交替式相移掩模(alternating phase shift mask，alt-PSM)、衰减式相移掩模(attenuatingphase shift mask，att-PSM)、无铬式相移掩模(chromeless phaselithography mask，CPM)、二元式掩模(binary mask)或其它的掩模种类)。掩模可为透明基板，例如熔融二氧化硅(SiO2)或石英、氟化碳和/或其它适合的材料。由掩模提供的图形可由衰减式材料形成，例如铬或其它材料例如金、硅化钼、氮化铬、钼、五氧化二铌、钛、钽、三氧化钼、氮化钼、三氧化二铬、氮化钛、氮化锆、二氧化钛、氮化钽、五氧化二钽、氮化铌、四氮化三硅、氮化锆、氮氧化铝、掺杂的氧化铝或上述的结合。
主动区图形(OD)102定义了元件主动区的范围。在OD图形102定义的外的区域，可形成一个或多个隔离的特征结构。隔离的特征结构包含隔离的浅沟槽(shallow trench isolation，STI)结构或其它合适的隔离结构，例如局部氧化硅结构(local Oxidation of silicon，LOCOS)、场氧化层(field oxide，FOX)或一隔离的深沟槽结构。隔离结构可包含绝缘材料，例如氧化物。在基板上所定义的主动区可依据该区中所形成的元件，而包含合适的掺质(例如，P型或N型的掺质)。此OD图形102所定义的区域可形成一元件(亦即，场效晶体管)，此元件可包含源区、漏区和栅区。
一栅结构图形104定义了在主动区上的栅结构。此栅结构可包含一栅介电层和一栅电极和/或其它合适的层。
源/漏图形106包含一定义源区和漏区，或源/漏中与栅结构图形104有关部分的图形。源/漏图形106定义了使用掺质(亦即，N型或P型掺质)的区域。在本发明的一具体实施例中，源/漏图形106定义了掺杂N+(或P+)的区域。N型掺质的例子包含砷、磷、锑或其它合适的掺质。P型掺质的例子包含硼，二氟化硼、铝或其它合适的掺质。这里应该注意的是，本发明所有具体实施例中所绘示掺质类型(如N型)，也可使用相反类型的掺质(如P型)取代。
源/漏图形106和OD图形102定义了一个长方形的元件特征(源/漏)区域108(在此指源区108)。OD图形102和源/漏图形106也定义了在源/漏区110中的交替掺杂型态(在此指源区的交替掺杂形态)。交替掺杂形态的漏区110具有一区域，此区域中漏区与一被掩模遮盖而不具有掺质的区域进行掺杂、插入和交替排列。例如，图形110a定义了掺杂(例如，掺杂N+)的面积，而图形110b定义了不被掺杂区域的面积。在本发明的一具体实施例中，图形106定义了掺杂N+的区域(例如，交叉线的部分决定了掺杂N+的区域)。
接下来请参考图2所示，是依据本发明的一具体实施例所绘示的具有交替掺杂形态元件特征的半导体元件200的立体图。元件200包含栅结构202。元件200可用图1中所述的图形形成。栅结构202可用如图1中所述的栅图形104形成。栅结构202可包含栅介电层、栅极和/或其它合适的层，例如界面层、覆盖层、接触结构、或其他类似层。栅介电层可包含氧化硅、高介电常数(high-k)材料、氮氧化硅、上述的组合或其它合适的材料。高介电常数材料的例子包含硅酸铪、氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金(HfO2-Al2O3 alloy)、上述的组合或其它合适的材料。栅介电层可用下列制造工艺形成，例如化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)、热氧化法、上述的组合或其它合适的制造工艺。在本发明的一具体实施例中，栅极包含多晶硅。在其它的具体实施例中，栅结构可为金属栅，此金属栅包含金属组成的栅极。可形成栅极的合适金属例子包含：铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、或上述的组合。栅极可用此技艺中的现有习知方法形成，例如物理气相沉积法(PVD)(溅镀)、常压化学气相沉积法(APCVD)、低压化学气相沉积法(LPCVD)、高密度等离子体化学气相沉积法(HDPCVD)、原子层化学气相沉积法(ALCVD)、及其它在此技艺中已知且可继续进行光蚀刻或蚀刻制造工艺的方法。
栅结构202是在基板204之上。在本发明的一具体实施例中，基板204是结晶硅结构。在其它的具体实施例中，基板204可包含其它基本的半导体例如锗，或包含其它化合物，例如碳化硅、砷化镓、砷化铟和磷化铟。基板204可包含硅基绝缘体(SOI)基板。基板204可藉由掺杂不纯物(N型或P型的掺质)而提供相关的功能。在本发明的一具体实施例中，基板204包含一井(well)结构，例如高电压井，栅结构202可形成于此高电压井之上。例如，在本发明的一具体实施例中，元件200为一高电压的MOS晶体管。在图2中，基板204所绘示的区域可为一主动区。例如，基板202所绘示的区域可利用一图形定义，例如在图1中所述的OD图形102。
基板204也包含源区206、沟道区208和漏区210。源区206、沟道区208和漏区210可经由掺杂而在元件200中产生功能。在本发明的一具体实施例中，元件200为PMOS晶体管且源区206及漏区210以P型掺质进行掺杂。例如，在一具体实施例中，元件200为NMOS晶体管，且源区206和漏区210为以N型掺质进行掺杂的区域。掺质可以此技艺中的现有习知方式进行掺杂，例如离子布植、扩散、热处理或其他合适的制造工艺。
源区206可包含长方形的源区。此长方形源区的掺杂浓度实质上固定。在本发明的一具体实施例中，源区206包含掺杂N+(或P+)。在其它的具体实施例中，源区206可包含漏区210所述的交替掺杂形态。
漏区210包含交替掺杂形态。此交替掺杂形态区域包含交替地掺杂高浓度和低浓度。漏区210中的区域212为高浓度掺杂(以“+”表示)，而漏区210中的区域214为低浓度掺杂(以“-”表示)。区域212和区域214可包含相同类型的掺质(例如同为P型或N型)。区域212(例如，N+(或P+))的掺杂浓度接近于1E14至1E16 atoms/cm2。区域214(例如，N-(或P-))的掺杂浓度接近于1E13至1E15 atoms/cm2。
漏区210包含区域212和区域214定义的交替掺杂形态，可利用图1所述的图形106形成。例如，图形110a可定义区域212，图形110b可定义区域214。在本发明的一具体实施例中，漏区210更包含一扩散漏区(diffused drain，DD)。此扩散漏区所用的掺质的型态可与交替掺杂形态的漏区210相同。在本发明的一具体实施例中，此扩散漏区的扩散剂浓度可与区域214的扩散剂浓度实质相近或较低。上述的扩散漏区可实质相似于图4中所述的扩散漏区410。
在本发明的一具体实施例中，交替掺杂扩散漏区210包含N型掺质。区域212可包含N+掺杂，区域214可包含N-掺杂。在本发明的一具体实施例中，一扩散漏区包含一N-的掺杂浓度(亦即NDD)。源区206可包含N+掺杂。基板204可包含一高电压井，其中可形成源区206和漏区210。在本发明的一具体实施例中，源区206和漏区210包含N型掺质，且此高电压井包含P型掺质。其他的例子也有可能具体实施。
请参考图3所示，是与元件200相关的掺杂形态300。掺杂形态300等同于元件200的侧面掺杂浓度形态。参考线302绘示了形成掺杂型态的横向参考线。掺杂形态300包含一表示元件横向距离的x轴(亦即，延着参考线302)和一表示掺杂浓度的y轴。掺杂形态300包含高电压(HV)的P-井，N型掺杂(扩散)漏区(NDD)，和N型掺杂的交替掺杂形态区域(交替的N+源/漏)。掺杂形态300也可与一元件相关，例如图4中所绘示的元件400。元件200的交替掺杂形态区域210中，所绘示的掺杂形态300包含与N-区域214相关的第一掺杂浓度，和与N+区212相关的第二掺杂浓度。虽然图中所揭露为一N沟道元件，此具体实施例也有可能应用于其他的例子。
请参考图4所示，是依据本发明的一具体实施例所绘示的具有交替掺杂形态元件特征的一半导体元件400的剖面图。元件400可包含NMOS和/或PMOS晶体管(NFET，PFET)。在本发明的一具体实施例中，元件400包含高电压MOS晶体管。元件400包含基板402。基板402可与图2中所述的基板204实质相同。基板402可为P型或N型基板。高电压(HV)井404形成于基板204之上。此高电压井404可包含N型或P型掺质。在本发明的一具体实施例中，高电压井404包含与基板402相反类型的掺质。高电压井404可以下列制造工艺形成，例如离子布植、扩散、微影蚀刻、和/或其它在此技艺中已知且合适的制造工艺。高电压井404的掺质的掺杂浓度从大约1E12至大约1E13 atoms/cm2，许多其它的例子也可具体实施。
基板402上设有多个隔离结构406。该些隔离结构可包含一绝缘材料(亦即，氧化物)，并可将形成于基板402上的一个或多个元件隔离。在本发明的一具体实施例中，该些隔离结构406为局部氧化硅结构(LOCOS)结构，其它的例子也可具体实施。
基板402设有源区408。源区408可包含N型或P型的掺质。源区408可包含与高电压井404相反类型的掺质。源区408包含一低剂量区域408b(LDD)。源区408可为N+掺杂。
可在基板402上的高电压井404中形成扩散漏区410(DD 410)。扩散漏区410包含N型或P型掺质。扩散漏区410可包含与高电压井404中所使用的相反类型的掺质。在本发明的一具体实施例中，扩散漏区410为N-掺杂。
扩散漏区410上设有交替掺杂形态漏区412。此交替掺杂形态漏区412可包含与扩散漏区410相同类型的掺质。交替掺杂形态漏区412可与图2-图3中所述的漏区210实质相同。例如，交替掺杂形态漏区412包含高低浓度的掺质的交替掺杂区(亦即，交替的N+和N-区)。此交替区延伸方向与栅结构420相关的沟道方向平行(亦即，与图4的剖面平行)。
扩散漏区410、交替掺杂形态漏区412可做为双扩散极(DDD)，但在交替掺杂形态漏区412的掺杂浓度较低，即，以交替掺杂形态漏区412作为插入在高浓度掺杂区中的低浓度掺杂区(这在一般的DDD中可能会发生)。在本发明的一具体实施例中，源区408可包含与扩散区域410、交替掺杂形态漏区412实质相同的区域。
源区408、扩散漏区410和交替掺杂形态漏区412与栅结构420彼此关连。栅结构420包含栅介电层416、栅极418和多个间隔元件(spacerelement)414。栅结构420可与图2中所述的栅结构202实质相同。栅介电层416可包含氧化硅、高介电常数(high-k)材料、氮氧化硅、上述的组合或其它合适的材料。高介电常数材料的例子包含硅酸铪、氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金(Hf02-Al2O3 alloy)、或上述的组合。栅介电层416可利用下列方法形成，例如化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)、热氧化法、上述的组合或其他合适的制造工艺。在本发明的一具体实施例中，栅极418包含多晶硅。在本发明的另一个具体实施例中，栅结构420可为包含金属组成的栅极418金属栅。形成栅极合适的金属例子包含铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、和/或上述的组合。栅极418可藉由在本技艺中现有习知的方法制成，例如物理气相沉积法(PVD)(溅镀)、化学气相沉积法(CVD)、等离子体增强化学气相沉积法(PECVD)、常压化学气相沉积法(APCVD)、低压化学气相沉积法(LPCVD)、高密度等离子体化学气相沉积法(HDPCVD)、原子层化学气相沉积法(ALCVD)、及其它在此技艺中已知且可继续进行光蚀刻或蚀刻制造工艺的方法。间隔元件414可包含氮化硅、氧化硅、碳化硅、氮氧化硅、上述的组合或其它合适的材料。间隔元件414可为多层结构(例如，包含衬垫层)，并包含藉由沉积介电材料再回蚀以形成的间隔形态。间隔元件414可定义低掺杂浓度漏区的面积，例如区域408b。
在本发明的一具体实施例中，元件400为一高电压NFET元件，并包含具有N型掺杂浓度的扩散漏区410和具有交替N-、N+掺杂浓度的交替掺杂形态漏区412。在本发明的一具体实施例中，高电压井404可为一P型井。源区408可为N+掺杂浓度。
在本发明的一具体实施例中，元件400为一高电压PFET元件，并包含具有P型掺杂浓度的漏区410和具有交替P-、P+掺杂浓度的交替掺杂形态漏区412。在本发明的一具体实施例中，高电压井404可为一N型井。源区408可为P+掺杂浓度。
请参考图5所示，是一形成具有交替掺杂形态区域元件的方法500。方法500可用以制造元件200和/或元件400或其中的部分元件。方法500始于步骤502：提供一基板。此基板可与图4所述的基板402实质相同。之后，方法500进行步骤504：形成一高电压井。高电压井在基板中掺杂P型或N型材料形成。高电压井可藉由下列方法形成，例如离子布植、扩散、或其它在此技艺中已知的合适方法。在本发明的一具体实施例中，高电压井可与图4中所描述的高电压井404实质相同。
方法500接着进行步骤506：定义一主动区。主动区可由一图形定义，如在图1所述的图形102。主动区具有一可形成元件的区域。插入一个或多个主动区可形成一个或多个隔离特征元件。
方法500接着进行步骤508：形成栅结构。栅结构可与图4所述的栅结构420实质相同。
方法500接着进行步骤510：在基板上邻近栅结构处形成源/漏区。一个或多个的源/漏区可包含交替掺杂形态区域(亦即，以同一型掺质，交替掺杂高低浓度的区域)。源/漏区可与图4中所述的源区408与扩散漏区410、交替掺杂形态漏区412实质相同，和/或可与图2中所述的元件200的源/漏区206或210实质相同。步骤510包含使用一掩模，此掩模具有如图1中的图形106所述的图形。
方法500为本发明的一典型的例子，并非用以限制本发明。在方法500中可能省略了一个或多个步骤。方法500可包含在上述中未提到的任何步骤。另外，在步骤500中所描述的步骤的顺序仅是一个典型的例子，在其它的具体实施例中，步骤的顺序可作变化。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (12)

1.一种半导体元件，其特征在于其包含：
一基板；
一晶体管元件，形成在该基板之上，其中该晶体管元件包含：
一栅结构，
一源区，及
一漏区，其中该漏区包含一交替掺杂形态区域，该交替掺杂形态区域包含：
一第一区及一第二区，具有一第一浓度；及
一第三区，具有一第二浓度，其中该第三区插入于该第一区和第二区之间，且其中该第二浓度低于该第一浓度；以及
一通道区，位于该栅极结构之下，其中每一该第一区、第二区以及第三区直接连接该通道区。
2.根据权利要求1所述的半导体元件，其特征在于其中所述的漏区包含一扩散漏区，其中该扩散漏区位于该交替掺杂形态区域之下。
3.根据权利要求1所述的半导体元件，其特征在于其中所述的源区包含另一交替掺杂形态区域，该另一交替掺杂形态区域包含：
一第四区及一第五区，具有一第三浓度；及
一第六区，具有一第四浓度，其中该第六区插入于该第四区和第五区之间，且其中该第四浓度低于该第二浓度。
4.根据权利要求1所述的半导体元件，其特征在于其更包含：
一高电压井，位于基板中且于该晶体管元件之下。
5.根据权利要求1所述的半导体元件，其特征在于其中所述的栅极结构包含一具有高介电常数的栅介电层。
6.根据权利要求1所述的半导体元件，其特征在于其中所述的交替掺杂形态区域包含多个N+掺杂区域和多个N-掺杂区域，其中该些N-掺杂区域是插入于该些N+掺杂区域之间。
7.根据权利要求1所述的半导体元件，其特征在于其中所述的晶体管元件为高电压场效晶体管元件。
8.一种半导体元件，其特征在于其包含：
一高电压井，位于一半导体基板之中，其中该高电压井具有一第一种形态的掺质；
一第一源/漏区域，位于该高电压井之中，其中该第一源/漏区域具有一第二种形态的掺质；
一第二源/漏区域，位于该高电压井之中，其中该第二源/漏区域与该第一源/漏区域相隔一段距离，且其中该第二源/漏区域包含：
一第一区，具有该第二种形态的掺质；及
一第二区，位于该第一区之中，其中该第二区具有该第二种形态的掺质，且其中该第二区包含多个具有第一浓度的该第二种形态掺质的区域和多个具有第二浓度的该第二种形态掺质的区域，且每一该些具有该第一浓度的区域与每一该些具有该第二浓度的区域是交替排列；以及
一通道区，配置于该第一源/漏区域与该第二源/漏区域之间，其中该第二区中的每一该些具有该第一浓度的区域以及每一该些具有该第二浓度的区域直接连接该通道区。
9.根据权利要求8所述的半导体元件，其特征在于其中所述的第二种形态的掺质为N型。
10.根据权利要求8所述的半导体元件，其特征在于其中所述的第一区包含一掺杂浓度，其是低于该第二浓度。
11.根据权利要求8所述的半导体元件，其特征在于其更包含：
一栅极结构，位于该基板上且介于该第一源/漏区域及该第二源/漏区域之间。
12.根据权利要求8所述的半导体元件，其特征在于其中所述的第一源/漏区域包含具有该第二浓度的该第二种形态掺质。
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