CN101800081A

CN101800081A - 一种用于mlc闪存的灵敏放大器和位线快速充电电路

Info

Publication number: CN101800081A
Application number: CN200910077691A
Authority: CN
Inventors: 苏志强
Original assignee: Beijing Xinji Jiayi Microelectronic Science & Tech Co Ltd
Current assignee: Shanghai Geyi Electronic Co ltd; Zhaoyi Innovation Technology Group Co ltd
Priority date: 2009-02-11
Filing date: 2009-02-11
Publication date: 2010-08-11
Anticipated expiration: 2029-02-11
Also published as: CN101800081B

Abstract

本发明公开了一种用于MLC闪存的灵敏放大器和位线快速充电电路，所述位线快速充电电路，用在多层单元闪存的灵敏放大器中，该电路包括与所述阻抗器件并联的ZNMOS晶体管Z3，其栅极与所述反相放大器的输出端相连。本发明通过该ZNMOS晶体管，以在建立过程中旁路阻抗器件的高阻抗，从而加快BL的充电过程；同时避免增加快速充电器件NMOS管后，电压输出端SAIN的电压易被拉到和BL电压很接近的情形，使BL的电压和SAIN端的电压在一次电平建立过程中即可各自稳定在其平衡状态，从而减少了对BL充电的整体时间，使灵敏放大器的整体性能得到了提高。

Description

一种用于MLC闪存的灵敏放大器和位线快速充电电路

技术领域

本发明涉及集成电路的存储器技术领域，特别是涉及一种用于MLC闪存(MLC Flash Memory，多层单元闪存)的灵敏放大器(Senseamplifier)，以及一种位于灵敏放大器中的位线(BL)快速充电电路。

背景技术

半导体存储器(Memory)一般由字线(WL)行和位线(BL)列组成，每一行和列的交叉点是一个存储单元(cell)，存储单元由晶体管和电容组成。存储单元中的数据取决于存储在电容中的电荷，晶体管的开关控制数据的存取。当字线被选中，晶体管打开时，存储在电容中的电荷通过电荷共享使BL电压改变。现有的Flash存储器可以包括SLC FlashMemory(Single-Level Cell，单层单元闪存)和MLC Flash Memory(Multi-Level Cell，多层单元闪存)。它们之间的区别在于：SLC每一个存储单元(cell)，只能存储一位数据(两个状态0或1)，而MLC每一个单元可以存储两位以上的数据(4个状态，00，01，10或11)，也就是说，MCL的数据密度要比SLC至少大一倍。

灵敏放大器(Sense amplifier)是存储器中非常重要的电路，其主要用于将cell中所存储的数据位的状态识别出来，以转换为数字信号；为获得cell中所存储的数据位的状态，则需要通过对BL进行充电，获取cell中所存储数据位的状态对应的电压。然后，将所述cell中所存储数据位的状态对应的电压与参考cell中所存储数据位的状态对应的电压进行比较，即可获得cell中所存储的数据位的状态。

参考图1，示出了一种现有技术中的位线充电电路的结构图，这种位线充电电路包括以下部件：

一个作为开关器件的PMOS晶体管P1，其源极接电源，栅极连接控制灵敏放大器工作的使能信号，漏极与作为阻抗器件的ZNMOS晶体管Z1的漏极相连；

所述ZNMOS晶体管Z1的栅极接偏置电源，源极与作为充电器件组件的ZNMOS晶体管Z2的漏极连接，电压输出端SAIN连接在所述ZNMOS晶体管Z1的源极和ZNMOS晶体管Z2的漏极之间；

所述ZNMOS晶体管Z2的栅极与作为另一充电器件组件的反相放大器的输出端相连，源极与cell的BL相连，该反相放大器的输入端也与所述cell的BL相连。

采用这种充电电路的灵敏放大器在进行读取操作时，BL的电压会从零电平上升建立，直到稳定在平衡位置(如1V左右的电压)；但通常版图布局很大，导致BL上的寄生电容负载也很大；为识别出cell中所存储数据位的状态，需要使SAIN端根据一定电流差异建立足够大的电压差异，因而在BL的电压稳定在平衡位置时，连接到BL到电源之间的阻抗需要尽可能大(如15k以上)，而这种大阻抗的设计则必然带来对BL充电需要较长时间的缺陷。

为解决上述问题，现有技术中提出了一种解决方案，具体可以参考图2所示的一种含快速充电器件的位线充电电路结构图，本方案是在图1的基础上，增加了一个快速充电器件NMOS晶体管N，其栅极与反相放大器的输出端相连，漏极与PMOS晶体管P1的漏极相连，源极与BL相连；应用这种位线充电电路，在BL电压从零电平上升建立过程中，通过打开这个NMOS晶体管N可使BL的电压快速充电到接近平衡位置，并在BL电压接近平衡位置时关断。然而，这种电路在电源电压VCC范围比较大的情况下，尤其是低VCC时，由于ZNMOS晶体管Z2开启很充分，使得ZNMOS晶体管Z2的阻抗很小；而ZNMOS晶体管Z1是个大阻抗器件；所以，尽管这种充电电路能将BL的电压快速充电到接近平衡位置，但同时SAIN端的电压被拉到和BL的电压很接近。在这种情况下，在对BL充电后还需要花时间去建立SAIN端电压的稳定，因而整体建立时间仍然较慢，导致了整体性能的降低。

因此，目前需要本领域技术人员迫切解决的一个技术问题就是：如何能够创新地提出一种用在多层单元闪存的灵敏放大器中的位线快速充电电路，用以在不影响整体性能的前提下，有效节省对BL的充电时间，进一步提高灵敏放大器的读取速度。

发明内容

本发明所要解决的技术问题是提供一种用在多层单元闪存的灵敏放大器中的位线快速充电电路，用以在不影响整体性能的前提下，有效节省对BL的充电时间。

本发明所要解决的另一个技术问题是提供一种用于多层单元闪存的灵敏放大器，用以进一步提高灵敏放大器的读取速度。

为了解决上述技术问题，本发明实施例公开了一种位线快速充电电路，用在多层单元闪存的灵敏放大器中，该电路包括开关器件、用于实现电流电压转换的阻抗器件，以及与存储单元的位线相连的充电器件，所述充电器件包括ZNMOS晶体管Z2和反相放大器，所述阻抗器件的一端与开关器件相连，另一端与ZNMOS晶体管Z2的漏极相连；所述ZNMOS晶体管Z2的源极与所述存储单元的位线相连，栅极与反相放大器的输出端相连；所述反相放大器的输入端与存储单元的位线相连；电压输出端连接在所述阻抗器件和ZNMOS晶体管Z2的漏极之间，该电路还包括：与所述阻抗器件并联的ZNMOS晶体管Z3，其栅极与所述反相放大器的输出端相连。

优选的，所述的位线快速充电电路，还包括：

连接在所述开关器件与存储单元的位线之间的NMOS晶体管，其栅极与所述反相放大器的输出端相连。

优选的，所述开关器件为PMOS晶体管P1，其源极与电源相连，漏极与所述阻抗器件相连，栅极连接控制电流电压转换电路工作的使能信号。

优选的，所述阻抗器件为ZNMOS晶体管Z1，其栅极与一偏置电源相连，源极与所述ZNMOS晶体管Z2的漏极连接，漏极与所述PMOS晶体管P1的漏极连接。

优选的，所述阻抗器件包括并联的PMOS晶体管P2和ZNMOS晶体管Z1；所述PMOS晶体管P2的栅极与一偏置电路相连，源极与所述PMOS晶体管P1的漏极相连，漏极与所述ZNMOS晶体管Z2的漏极连接；所述ZNMOS晶体管的栅极与一偏置电源相连，源极与所述ZNMOS晶体管Z2的漏极连接，漏极与所述PMOS晶体管P1的漏极连接。

本发明实施例还公开了一种用于多层单元闪存的灵敏放大器，所述灵敏放大器通过位线分别连接一存储单元的晶体管源极和三个参考单元的晶体管源极；所述灵敏放大器包括：

四个位线快速充电电路，用于输出对应所述存储单元的电压，所述位线快速充电电路包括以下部件：

开关器件、用于实现电流电压转换的阻抗器件，以及与存储单元的位线相连的充电器件，所述充电器件包括ZNMOS晶体管Z2和反相放大器，所述阻抗器件的一端与开关器件相连，另一端与ZNMOS晶体管Z2的漏极相连；所述ZNMOS晶体管Z2的源极与所述存储单元的位线相连，栅极与反相放大器的输出端相连；所述反相放大器的输入端与存储单元的位线相连；电压输出端连接在所述阻抗器件和ZNMOS晶体管Z2的漏极之间，该位线快速充电电路还包括：与所述阻抗器件并联的ZNMOS晶体管Z3，其栅极与所述反相放大器的输出端相连；

所述灵敏放大器还包括：比较器，用于将对应所述存储单元的电压，分别与对应三个参考单元的电压进行比较，依据比较结果输出数字信号。

优选的，所述位线快速充电电路还包括：

与现有技术相比，本发明具有以下优点：

本发明采用与阻抗器件并联的ZNMOS晶体管，以在建立过程中旁路阻抗器件的高阻抗，从而加快BL的充电过程；同时避免增加快速充电器件NMOS管后，电压输出端SAIN的电压易被拉到和BL电压很接近的情形，使BL的电压和SAIN端的电压在一次电平建立过程中即可各自稳定在其平衡状态，从而减少了对BL充电的整体时间，使灵敏放大器的整体性能得到了提高。

附图说明

图1是一种现有技术中位线充电电路的结构图；

图2是现有技术中一种含快速充电器件的位线充电电路的结构图；

图3是本发明的一种用在多层单元闪存的灵敏放大器中的位线快速充电电路实施例1的结构图；

图4是本发明的一种用在多层单元闪存的灵敏放大器中的位线快速充电电路实施例2的结构图；

图5是本发明的一种用在多层单元闪存的灵敏放大器中的位线快速充电电路实施例3的结构图；

图6是不同晶体管的阻抗值随电流变化的示意图；

图7是本发明的一种灵敏放大器实施例的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

本发明实施例的核心构思之一在于：采用与阻抗器件并联的ZNMOS晶体管，以在建立过程中旁路阻抗器件的高阻抗，从而加快BL的充电过程；同时避免增加快速充电器件NMOS管后，电压输出端SAIN的电压易被拉到和BL电压很接近的情形，使BL的电压和SAIN端的电压在一次电平建立过程中即可各自稳定在其平衡状态。

ZNMOS晶体管是NMOS晶体管的一种，其主要特点是ZNMOS晶体管的栅极阈值电压低于通常的NMOS晶体管。

PMOS管与NMOS管工作原理几乎是相同的，所不同的是PMOS管中沟道的载流子是空穴，栅电压的极性对沟道的形成起的作用也恰好相反。

可以看出，决定PMOS管与NMOS管是否开通和开通电流大小的是加在沟道上的电场与阈值电压。一般来说，电场强度越大，最大电流可以越大，驱动负载的能力就越强，而这就要求加在栅极上的电压尽可能强一些。另外，输入电压与阈值电压的比例越大，从起始电压到阈值电压时间就越短，沟道的形成时间也能更短，晶体管的反应速度就越快。

为了清楚说明本发明的工作过程，现简单介绍灵敏放大器读取cell中数据的过程如下：

半导体存储器(Memory)一般由字线(WL)行和位线(BL)列组成，每一行和列的交叉点是一个存储单元(cell)，存储单元由晶体管和电容组成。存储单元中的数据取决于存储在电容中的电荷，晶体管的开关控制数据的存取。

在MLC Flash Memory中，一个存储单元(cell)包括两个晶体管和两个电容，以存储四个状态，两位数据。应用灵敏放大器对MLC FlashMemory进行读取操作大致可以包括以下三步：

第一步、在存储cell阵列的WL和参考cell的栅极(gate)上施加相同的开启电压Vwl，在存储cell阵列的位线(BL)(BL通过一些YMUX选通管后连接到被选寻址的存储cell的drain端)和参考cell的漏极(drain)保持相近的电压，如1v。当开始读取数据时，晶体管打开，而由于阵列cell和参考cell的电荷状态不同，从而会导致产生的电流不同；

第二步、将上述阵列cell和参考cell的电流分别通过专门设计的I-V(电流-电压)转换电路(即将不同的电流通过相同的阻抗器件)，得到不同的电压值，从而将电流差异转化为了电压差异；

例如，对于MLC Flash Memory的存储单元而言，就需要四个I-V(电流-电压)转换电路，一个I-V转换电路对应阵列cell，得到所需的存储单元相应的电压值，另外三个I-V转换电路对应参考cell，得到三个参考电压。

第三步、通过比较器比较两个电压信号，即可得到存储数据位的状态信息，再转化为数字信号，如，00、01、10、11。

例如，将所需的存储单元相应的电压值分别与三个参考电压进行两两比较，从而可以确定所需的存储单元相应的电压值是落在那个电压范围内，即可以确定该存储单元所存储的数据位的状态信息。

其中，需要说明的是，在通常施加相同的gate和drain电压情况下(source接地)，得到不同数据位的存储状态两两之间所对应的电流差异只有6uA左右。这样，如果通过的阻抗器件(例如，电阻)小于17k，则得到的电压差异小于100mV；如果后级的比较器存在一定失调的情况下，就很难把这个状态分辨出来了，即cell中的数据读取就可能出现错误。所以在BL的电压稳定在其平衡状态时，连接到BL到电源电压VCC之间的阻抗需要尽可能大，如电阻大于17k，得到大于100mV的电压差异，以将cell中所存储的数据位的状态识别出来。而充电电路中存在大阻抗器件则必然导致对BL充电的时间过长的问题。

正是由于本专利的发明人注意到了这一点，因此，创新性的提出采用与阻抗器件并联的ZNMOS晶体管以分担高阻抗，从而加快对BL的充电速度，缩短对BL的充电时间。具体可以参考图3所示的本发明的一种用在多层单元闪存的灵敏放大器中的位线快速充电电路实施例1的结构图，这种充电电路可以包括：

作为开关器件的PMOS晶体管P1，其源极接电源VCC，漏极与作为阻抗器件的Z NMOS晶体管Z1的漏极相连，栅极连接控制灵敏放大器工作的使能信号(ENABLE信号，简写为ENB)；

所述ZNMOS晶体管Z1作为阻抗器件，在本充电电路中用于实现电流电压(IV)转换，其栅极接偏置电源，源极作为充电器件组件的ZNMOS晶体管Z2的漏极连接；

所述ZNMOS晶体管Z2的源极与所述存储cell的BL相连，栅极与所述充电器件的另一组件反相放大器的输出端相连；所述反相放大器的输入端也与所述存储cell的BL相连；

电压输出端SAIN连接在所述ZNMOS晶体管Z1的源极和ZNMOS晶体管Z2的漏极之间；

与所述阻抗器件ZNMOS晶体管Z1并联有一ZNMOS晶体管Z3，其栅极与所述反相放大器的输出端相连，源极与ZNMOS晶体管Z2的漏极相连，漏极与PMOS晶体管P1的漏极相连。

当PMOS晶体管P1的栅极接收到使能信号ENB时，则接通整个电路。所述ZNMOS晶体管Z2、Z3和反相放大器可以用于对位线BL进行充电。在BL电压较低时(与所需的充电电压差距较大时)，通过反相放大器控制ZNMOS晶体管Z2、Z3关断(或者很小的开通)，当BL电压逐渐接近所需的电压值时(差距逐渐减小时)，逐渐通过反相放大器控制ZNMOS晶体管Z2、Z3导通。当BL端电压达到所需值时，停止充电，例如BL维持在1V左右。接通cell，依据当前地址指向的cell的电荷状态，得到相应的电流，该电流通过阻抗器件后得到相应的电压值，通过电压输出端SAIN输出。后续的比较器接收到当前地址指向的cell相对应的电压值，然后与参考cell得到的电压进行比较，从而得到被存储的数据值。

具体的，由于MLC中每个cell中存放2比特数据，故需要4个不同的Vth区间。则需要3个Vth不同的参考cell通过读操作，去区分当前存储cell的Vth。假设，三个参考cell的Vth依次为V1＝2.9v，V2＝4.5V，V3＝6.1V；则可以通过比较器来区分存储cell的Vth范围；如果当前存储cell转换得到的Vth为2.5V，那么相比得知，其Vth低于V1，即当前存储cell属于最低的阈值范围，也就确定了相应的数据位状态。

可以看出，本实施例实际上是基于图1所示的位线快速充电电路增加与Z1并联的ZNMOS晶体管Z3，并且，该Z3的栅极与Z2的栅极均连接自一个反相放大器的输出端。当未增加Z3时，由于Z1的阻抗比较大，所以对BL的充电时间比较长；而增加所述Z3后，由于Z3的栅极与Z2的栅极受同一个反相放大器的输出端控制，在BL电压较低时，通过反相放大器控制ZNMOS晶体管Z2、Z3开启，所以Z3与Z2的阻抗均比较小且基本相当。由于Z3的阻抗比较小，Z1的阻抗比较大，所以并联后的阻抗必定小于Z1的阻抗，在阻抗减小的前提下，对BL的充电时间则自然会缩短。

参考图4，示出了本发明的一种用在多层单元闪存的灵敏放大器中的位线快速充电电路实施例2的结构图，这种充电电路可以包括：

作为开关器件的PMOS晶体管P1，其源极接电源VCC，漏极与作为阻抗器件的ZNMOS晶体管Z1的漏极相连，栅极连接控制灵敏放大器工作的使能信号(ENABLE信号，简写为ENB)；

与所述阻抗器件ZNMOS晶体管Z1并联有一ZNMOS晶体管Z3，其栅极与所述反相放大器的输出端相连，源极与ZNMOS晶体管Z2的漏极相连，漏极与PMOS晶体管P1的漏极相连；以及，

连接在所述开关器件与存储单元的位线之间、作为快速充电器件的NMOS晶体管，其栅极与所述反相放大器的输出端相连，源极与所述存储cell的BL相连，漏极与PMOS晶体管P1的漏极相连。

本方案是在图3所示的位线快速充电电路实施例1的基础上，增加了一个快速充电器件NMOS晶体管N专门对存储cell的BL进行充电；应用这种充电电路，在BL电压从零电平上升建立过程中，通过打开这个NMOS晶体管N可使BL的电压快速充电到接近平衡位置，并在BL电压接近平衡位置时关断。

在现有技术中应用这种快速充电器件但未增加ZNMOS管Z3时，在电源电压VCC范围比较大的情况下，尤其是低VCC时，由于ZNMOS晶体管Z2的源极和漏极之间的电阻非常小，在这种情况下，电压输出端SAIN的电压会被拉到和BL的电压很接近。

在本实施例中，通过增加与阻抗器件Z1并联、且与充电器件组件Z2串联的ZNMOS管Z3，尽管Z1的阻抗比较大，而在充电过程中，Z3的阻抗比较小；所以在BL接近其平衡状态时(如1V)，电压输出端SAIN也稳定在其平衡状态(如1.2V)，即SAIN端的电压与BL的电压能有所不同，而无需额外花时间去建立SAIN端电压的稳定，从而减少了对BL充电的整体时间，使灵敏放大器的整体性能得到了提高。

参考图5，示出了本发明的一种用在多层单元闪存的灵敏放大器中的位线快速充电电路实施例3的结构图，这种充电电路可以包括：

作为开关器件的PMOS晶体管P1，其源极接电源VCC，漏极与阻抗器件相连，栅极连接控制灵敏放大器工作的使能信号(ENABLE信号，简写为ENB)；

所述阻抗器件在本充电电路中用于实现电流电压(IV)转换，包括并联的PMOS晶体管P2和ZNMOS晶体管Z1；所述PMOS晶体管P2的栅极与一偏置电路相连，源极与所述PMOS晶体管P1的漏极相连，漏极与ZNMOS晶体管Z2的漏极连接；所述ZNMOS晶体管的栅极与一偏置电源相连，源极与所述ZNMOS晶体管Z2的漏极连接，漏极与所述PMOS晶体管Pl的漏极连接；

本方案是在图4所示的位线快速充电电路实施例2的基础上，改进了阻抗器件Z1的设计，而在Z1的基础上增加了并联的PMOS晶体管P2作为阻抗器件。参考图6中的曲线201，示出了仅采用带有偏置电源的ZNMOS晶体管Z1作为阻抗器件时，其阻抗值随着电流的变化情况。在电流较小的情况下，该ZNMOS晶体管Z1可以保持比较高的阻抗值，但是随着电流逐渐增大，ZNMOS晶体管Z1的阻抗值则会急剧下降，从而有可能导致得到的电压差异过小，在后续的比较器中无法准确识别。

其改进的方向在于增大阻抗器件的有效阻抗，但是改进的难点在于：该阻抗器件需要在电流值绝对值比较大的范围内都能工作，所以阻抗值又不能太大。

参考图6中的曲线202，示出了采用PMOS晶体管P2作为阻抗器件时，其阻抗值随着电流的变化情况，在电流较小的情况下PMOS晶体管P1可以保持比较低的阻抗值，但是随着电流逐渐增大，ZNMOS晶体管Z1的阻抗值则会急剧上升。

正是由于本专利的发明人注意到了这一点，因此，创新性的提出采用并联的PMOS晶体管和ZNMOS晶体管作为阻抗器件。参照图6，其中的曲线203示出了并联的PMOS晶体管和ZNMOS晶体管作为阻抗器件时，其阻抗值随着电流的变化情况，首先整体阻抗值随着电流的变化更加平稳，并且，可以保持在一个较高的阻抗值。例如，可以保证整体阻抗值在存储单元四种数据位状态所对应的电流情况下都比较大(例如，大于17k)，则就可以保证I-V转换电路得到的电压差异满足比较器的要求。

优选的，在图5所示的位线快速充电电路实施例3中，ZNMOS晶体管Z1的栅极与一偏置电源相连，该偏置电源的电压值可以用来确定ZNMOS晶体管Z1的是否开通和开通时的电流大小，从而可以用来调整ZNMOS晶体管Z1的阻抗曲线，进而调整了整个阻抗器件的阻抗曲线。该偏置如果能够保持稳定，不随电源电压浮动，则对于保持阻抗恒定很有好处；但是为简化起见，也可以直接接电源VCC。

在本发明的另一优选实施例中，图5所示的位线快速充电电路实施例3中的PMOS晶体管P2的栅极与一偏置电路相连。该偏置电路可以改善PMOS晶体管随着电源VCC(加在整个充电电路或整个灵敏放大器上的工作电压)波动的问题。优选的，将该偏置电路的输出设置为能够随着电源VCC的波动而变化，例如，该偏置电路的输出IVREFP＝VDD-2.5V，则能够使本阻抗器件在更宽的电源VCC波动范围内都能应用。当然，如果为简单起见，则也可以直接接地GND。

参照图7，示出了一种应用了前述位线快速充电电路的，用于多层单元闪存的灵敏放大器，所述灵敏放大器401通过位线分别连接一存储单元403的晶体管源极和三个参考单元404的晶体管源极；所述灵敏放大器具体可以包括：

四个位线快速充电电路402，用于输出对应所述存储单元的电压，所述位线快速充电电路包括以下部件：

所述灵敏放大器401还包括：

比较器405，用于将所述位线快速充电电路输出的对应所述存储单元403的电压，分别与对应三个参考单元404的电压进行比较，依据比较结果输出数字信号。

优选的是，所述位线快速充电电路可以分别通过位线充电电路和IV转换电路实现；在附图7中采用一个电路的方式进行说明，仅仅是一个示例。

在读取数据时，通过位线快速充电电路402对存储单元403和参考单元404的BL进行充电，并且在cell阵列的WL(一排cell的gate连接在一起)上施加一个能够把存储阵列cell和参考cell开启的电压(图4中的WLR表示参考cell的WL)。然后针对四个cell分别引出四个电流I_M、I_R1、I_R2、I_R3，其中，I_M表示当前存储cell的电流，I_R1、I_R2、I_R3分别表示三个参考cell的电流。

通过用于IV转换的阻抗器件，将上述四个电流转换为四个电压，然后通过比较器比较后，即可确定当前存储cell相对应的电压值位于哪个区间，进而确定当前存储cell所存储的数据位的状态，输出相应的数字信号即可。

作为另一优选实施例，所述位线快速充电电路还可以包括：

在本发明的一个优选实施例中，所述开关器件可以为PMOS晶体管P1，其源极与电源相连，漏极与所述阻抗器件相连，栅极连接控制电流电压转换电路工作的使能信号。

在具体实现中，所述阻抗器件可以为ZNMOS晶体管Z1，其栅极与一偏置电源相连，源极与所述ZNMOS晶体管Z2的漏极连接，漏极与所述PMOS晶体管P1的漏极连接。或者，所述阻抗器件可以包括并联的PMOS晶体管P2和ZNMOS晶体管Z1；所述PMOS晶体管P2的栅极与一偏置电路相连，源极与所述PMOS晶体管P1的漏极相连，漏极与所述ZNMOS晶体管Z2的漏极连接；所述ZNMOS晶体管的栅极与一偏置电源相连，源极与所述ZNMOS晶体管Z2的漏极连接，漏极与所述PMOS晶体管P1的漏极连接。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

以上对本发明所提供的一种用于MLC闪存的灵敏放大器，以及一种位于灵敏放大器中的位线快速充电电路进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims

1.一种位线快速充电电路，用在多层单元闪存的灵敏放大器中，该电路包括开关器件、用于实现电流电压转换的阻抗器件，以及与存储单元的位线相连的充电器件，所述充电器件包括ZNMOS晶体管Z2和反相放大器，所述阻抗器件的一端与开关器件相连，另一端与ZNMOS晶体管Z2的漏极相连；所述ZNMOS晶体管Z2的源极与所述存储单元的位线相连，栅极与反相放大器的输出端相连；所述反相放大器的输入端与存储单元的位线相连；电压输出端连接在所述阻抗器件和ZNMOS晶体管Z2的漏极之间，其特征在于，该电路还包括：

与所述阻抗器件并联的ZNMOS晶体管Z3，其栅极与所述反相放大器的输出端相连。

2.如权利要求1所述的位线快速充电电路，其特征在于，还包括：

3.如权利要求2所述的位线快速充电电路，其特征在于，所述开关器件为PMOS晶体管P1，其源极与电源相连，漏极与所述阻抗器件相连，栅极连接控制电流电压转换电路工作的使能信号。

4.如权利要求3所述的位线快速充电电路，其特征在于，所述阻抗器件为ZNMOS晶体管Z1，其栅极与一偏置电源相连，源极与所述ZNMOS晶体管Z2的漏极连接，漏极与所述PMOS晶体管P1的漏极连接。

5.如权利要求3所述的位线快速充电电路，其特征在于，所述阻抗器件包括并联的PMOS晶体管P2和ZNMOS晶体管Z1；所述PMOS晶体管P2的栅极与一偏置电路相连，源极与所述PMOS晶体管P1的漏极相连，漏极与所述ZNMOS晶体管Z2的漏极连接；所述ZNMOS晶体管的栅极与一偏置电源相连，源极与所述ZNMOS晶体管Z2的漏极连接，漏极与所述PMOS晶体管P1的漏极连接。

6.一种用于多层单元闪存的灵敏放大器，其特征在于，所述灵敏放大器通过位线分别连接一存储单元的晶体管源极和三个参考单元的晶体管源极；所述灵敏放大器包括：

所述灵敏放大器还包括：

比较器，用于将对应所述存储单元的电压，分别与对应三个参考单元的电压进行比较，依据比较结果输出数字信号。

7.如权利要求6所述的灵敏放大器，其特征在于，所述位线快速充电电路还包括：

8.如权利要求7所述的灵敏放大器，其特征在于，所述开关器件为PMOS晶体管P1，其源极与电源相连，漏极与所述阻抗器件相连，栅极连接控制电流电压转换电路工作的使能信号。

9.如权利要求8所述的灵敏放大器，其特征在于，所述阻抗器件为ZNMOS晶体管Z1，其栅极与一偏置电源相连，源极与所述ZNMOS晶体管Z2的漏极连接，漏极与所述PMOS晶体管P1的漏极连接。

10.如权利要求9所述的灵敏放大器，其特征在于，所述阻抗器件包括并联的PMOS晶体管P2和ZNMOS晶体管Z1；所述PMOS晶体管P2的栅极与一偏置电路相连，源极与所述PMOS晶体管P1的漏极相连，漏极与所述ZNMOS晶体管Z2的漏极连接；所述ZNMOS晶体管的栅极与一偏置电源相连，源极与所述ZNMOS晶体管Z2的漏极连接，漏极与所述PMOS晶体管P1的漏极连接。