CN101795284A - Sata链接层发送数据通路及fifo存储优化的方法 - Google Patents
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Abstract
一种SATA链接层发送数据通路及FIFO存储优化的方法，其数据通路包括包括依次连接的传输层发送FIFO、CRC模块、第一多路复用器以及第一扰码器的输入端；依次连接的原语/无效数据发送模块、ROM存储器、第二扰码器以及第二多路复用器的输入端；第一扰码器和第二多路复用器与第三多路复用器连接，第三多路复用器与8B/10B编码器、物理层发送FIFO依次连接。本发明利用物理层FIFO编程空、满标志，物理层FIFO在发送数据可充分利用其容量，而在发送不同原语切换时，物理层FIFO始终维持在10个Dword左右，因物理层FIFO中数据驻留造成的迟滞周期大为缩短，加快了主机和设备原语握手的响应周期。
Description
技术领域
本发明涉及一种链接层发送数据通路及FIFO存储优化的方法，具体涉及一种SATA链接层发送数据通路及FIFO存储优化的方法
背景技术
Serial ATA(SATA)是取代ATA的新一代存储技术，具有150MB/s(SATA1.0)或300MB/s(SATA2.0)的传输速度，应用广泛。分析SATA协议标准，可将SATA控制器分为4层：应用层、传输层、链接层和物理层。
当Sata传输层有帧传输请求(request frame transmission信号有效)时，链接层需执行一系列动作，最终将待发送的帧和原语序列写入物理层FIFO。其中包括驱动PrimitXmtCtl模块发送相应控制原语，驱动FIFO读使能信号读取有效FISpayload，使能CRC模块，选通FISpayload/CRC多路复用器，使能Scrambler模块，选通Data/Primitive多路复用器，使能8b/10b编码模块等。上述动作需在主状态机处于不同状态时，依次连贯发生，有着严格的时序要求。
目前公知的SATA链接层设计，在一个控制动作(如发送FIS数据)完成时，必须立即执行另一个控制动作(如发送CRC)，但这时状态机可能尚未来得及迁移(如从SendData到SendCRC)，造成状态机与控制动作的不一致性，或者对状态转移条件提出更高要求。另一方面，公知的设计因链接层与物理层的接口FIFO中数据驻留造成的迟滞周期，主机和设备原语握手的响应周期比较长。
发明内容
本发明的目的在于提供了一种SATA链接层发送数据通路及FIFO存储优化的方法，其解决了背景技术中状态机与控制动作的不一致性以及主机和设备原语握手的响应周期比较长的技术问题。
本发明的技术解决方案是：
一种SATA链接层发送数据通路，包括与主控制机连接的FIS/PayLoad有效数据通路和原语/无效数据发送通路，其特殊之处在于，
所述FIS/PayLoad有效数据通路包括依次连接的与主控制机连接的传输层发送FIFO、CRC模块、第一多路复用器Mux1以及第一扰码器的输入端；
所述原语/无效数据发送通路包括依次连接的与主控制机连接的原语/无效数据发送模块、ROM存储器、第二扰码器以及第二多路复用器Mux2的输入端；
所述第一扰码器的输出端和第二多路复用器Mux2的输出端与第三多路复用器Mux3的输入端连接，所述第三多路复用器Mux3的输出端与8B/10B编码器、物理层发送FIFO依次连接。
上述物理层发送FIFO设有标记寄存器，所述标记寄存器包括编程满标记和编程空标记，所述主控制机通过标记寄存器控制物理层发送FIFO。
上述原语/无效数据发送模块及ROM存储器通过Primi tN[4:0]接口和Start接口连接；
所述PrimitN[4:0]接口表示对ROM中的原语的地址及无效数据的地址进行编号，当取值为5’b00000-5’b10001时，对应18种原语，当取值为5’b11111时为CONTp原语后的无效数据；
所述Start接口表示启动信号，当启动信号为1时，PrimitN[4:0]接口对应的原语或无效数据出现在ROM的输出端。
一种SATA链接层发送数据通路及FIFO存储优化的方法，其特殊之处在于，该方法包括以下步骤：
1】SATA链接层发送部分有两条数据通路，分别为FIS/PayLoad有效数据通路和原语/无效数据发送通路；
2】FIS/PayLoad有效数据通路
当SATA传输层有FIS数据写入传输层发送FIFO时，其空信号rempty由1变为0，此时若主状态机接收到R-RDYP原语，表明接收方准备好，则令从传输层发送FIFO中读数据的使能信号re变为1，此时开始一边从传输层发送FIFO读数据，一边通过CRC模块计算CRC值；否则等待；
当一个完整的FIS读完后，通过第一多路复用器Mux1选通CRC通路，并将计算好的CRC值就附在该FIS之后；
由第一多路复用器Mux1出来的FIS和CRC校验值，进入第一扰码器进行扰码；
3】原语/无效数据发送通路
ROM存储器里的原语，一方面对其按地址存放，另一方面对其进行编号；
无效数据也存放在ROM存储器里，按地址存放并且也对其编号，并且该无效数据的内容是提前定好的，故信息已知；
当无效数据一发送就给第二扰码器一个使能，对该无效数据进行扰码，而原语无需进行扰码；原语及无效数据通过第二多路复用器Mux2进行复用；
4】最后，FIS/PayLoad有效数据通路和原语/无效数据发送通路共同进入第三多路复用器Mux3进行复用，并进行8B/10B编码，再与物理层发送FIFO连接交互；
所述接收方相对于主机端的链接层是指设备端；所述接收方相对于设备端的链接层是指主机端。
上述SATA链接层发送数据通路及FIFO存储优化的方法，其特殊之处在于，所述主控制机经历如下状态迁移：
a)当主控制机处于L-IDLE态时，发帧同步原语SYNCp；如果这时从与传输层的接口信号检测到传输层要求进行帧传输信号，即进入SendChkRdy态；
b)处于SendChkRdy态，发送原语X-RDYP告知接收方有数据发送；若接收到原语R-RDYP后就进入到SendSOF态；
c)处于SendSOF态，发送一个帧起始原语SOFP后，就会从该态转移到SendData态；
d)处于SendData态，将来自传输层发送FIFO的FIS/PayLoad有效数据传递到至物理层发送FIFO，当FIS/PayLoad有效数据传输完毕或者收到原语DMATP后就从SendData态转移到SendCRC态；
e)处于SendCRC态，主控制机发送完CRC校验值，转移到L-SendEOF态；
f)处于L-SendEOF态，主控制机发送完一个帧结束原语EOFP后，若此时收到同步原语SYNCP后就会从该态转移到L-Wait态。
g)在L-Wait态，发原语WTRMP等待接收方的接收结果。
上述SATA链接层发送数据通路及FIFO存储优化的方法，其特殊之处在于：
当主控制机处于SendData态时，只要物理层发送FIFO非编程满prog_full＝0且传输层发送FIFO非空rempty＝0，则读使能re有效，直至FIS/PayLoad有效数据传输完毕，此时第一多路复用器选通有效数据通路。
上述SATA链接层发送数据通路及FIFO存储优化的方法，其特殊之处在于：
当主控制机处于SendCRC态时，CRC模块输出保持为在SendData态最后一次计算得到的CRC值，此时第一多路复用器选通CRC通路，将CRC值附加在有效数据后面。
上述SATA链接层发送数据通路及FIFO存储优化的方法，其特殊之处在于：
当主控制机处于其他态时，需发送原语，首先置PrimiN＝5‘bxxxxx，其中xxxxx为存放于ROM中的对应的原语号，此时若物理层发送FIFO非编程空，即prog_empty＝0，表明物理层发送FIFO中有较多前次发送的原语或数据，则置Start＝1’b0，暂不发送新的原语；若prog_empty＝1，表明物理层发送FIFO中前次的原语或数据已快发送完毕，则置Start＝1’b1，启动发送当前原语。
上述非编程满的定义是尚能写入物理层发送FIFO而不溢出的数据不大于10个；所述非编程空的定义是已写入物理层发送FIFO待发送的数据不小于10个。
上述在SendData态时，由于链接层对物理层发送FIFO的写时钟频率高于物理层对物理层发送FIFO的读时钟频率，当状态转移至SendCRC态时，此时物理层发送FIFO仍有至少10个数据，即使状态迁移滞后，仍能保证与物理层发送FIFO输出数据的连贯性。
本发明的优点表现在：
1、在SendData态时，由于链接层对发送FIFO(b)的写时钟频率(100M)高于物理层对发送FIFO(b)的读时钟频率(75M)，当状态转移至SendCRC态时，此时发送FIFO(b)仍有较多数据(至少10个)，即使由于某种条件状态迁移滞后，仍能保证与物理层接口FIFO(发送FIFO(b))输出数据的连贯性，这就降低了对状态转移及时性的要求，提高了设计灵活性。
2、利用物理层fifo(发送FIFO(b))的编程空、满标志，在senddata态，只要编程非满，有数据或CRC来自FIFO(a)，就写入FIFO(b)；在原语发送态，FIFO(b)空一些，编程空有效，再往里写。这样，FIFO(b)在发送数据可充分利用其容量，而在发送不同原语切换时，FIFO(b)始终维持在10个Dword左右，因FIFO(b)中数据驻留造成的迟滞周期大为缩短，加快了主机和设备原语握手的响应周期。
附图说明
图1为本发明流程示意框图。
具体实施方式
如图1所示，本发明设计了一种基于FPGA逻辑实现的SATA链接层发送数据通路。它通过引入多路复用器(mux)、原语/无效数据发送控制及ROM模块，采用一系列控制和FIFO存储策略的优化，使得在保证物理层FIFO输出数据连贯性的前提下，链接层的数据传输和各驱动动作可以不连续，降低了对状态转移及时性的要求，提高了设计灵活性。
同时，利用物理层fifo(Phy FIFO)编程空、满标志，在有效数据发送态，只要编程非满，有数据或CRC来自Trans FIFO，就写入Phy FIFO；在原语发送态，PHY FIFO空一些，编程空有效，再往里写。这样，Phy FIFO在发送数据可充分利用其容量，而在发送不同原语切换时，Phy FIFO始终维持在10个Dword左右，因Phy FIFO中数据驻留造成的迟滞周期大为缩短，加快了主机和设备原语握手的响应周期。
本发明涉及一种使用FPGA实现SATA链接层发送数据通路的方法，具体涉及采用一系列控制和FIFO存储策略的优化，降低对状态转移及时性的要求、提高设计灵活性，以及缩短Phy FIFO中数据驻留造成的迟滞周期、加快主设握手响应周期的方法。
具体地，如图1所示，SATA链接层发送部分有两条数据通路，分述如下：
数据通路1：FIS/PayLoad有效数据通路
发送FIFO(a)非空(rempty＝0)、并且对方准备好了接收时，读使能re有效，此时开始一边从FIFO(a)读数据一边计算CRC值。当一个完整的FIS读完后，将计算好的CRC值就附在该FIS后(该动作是通过Mux1选通来完成的)。
由多路复用器出来的FIS+CRC校验值，进入扰码器进行扰码。
数据通路2：原语/无效数据发送通路
首先对原语/无效数据发送模块及ROM模块进行说明：
*PrimitN[4:0]——对ROM中的原语的地址及无效数据的地址进行编号(按编号寻找)。取值为5’b00000-5’b10001时，对应18种原语。取值为5’b11111时为CONTp原语后的无效数据。
*Start——启动信号，为1时PrimitN对应的原语或无效数据出现在ROM的输出端。
ROM里的原语，一方面对其按地址addr存放，另一方面对其进行编号PrimiN。无效数据也存放在ROM里，按地址存放并且也对其编号，并且该无效数据的内容是提前定好的，故信息已知。一旦无效数据一发送就给扰码器一个使能，对该无效数据进行扰码，而原语无需进行扰码。原语及无效数据通过Mux2进行复用。
最后，通路1和通路2共同进入Mux3进行复用，并进行8B/10B编码。
对于SATA链接层发送数据通路来说，主控制机经历如下状态迁移。IDLE→SendChkRdy→SendSOF→SendData→SendCRC→SendEOF→Wait
a)当主控制机处于L-IDLE态时，发帧同步原语SYNCp。如果这时从Interface(与Transp)检测到HOST传输层要求进行帧传输信号，即进入SendChkRdy态；
b)处于SendChkRdy态，发送X-RDYP原语告知接收状态机有数据发送。若接受到R-RDYP原语后就进入到SendSOF态；
c)处于SendSOF态的状态机发送一个帧起始原语SOFP后，就会从该态转移到SendData态；
d)在SendData态，将来自传输层的发送FIFO(a)的数据(FIS)传递到至物理层的发送FIFO(b)，当FIS传输完毕或者收到DMATP原语后就从SendData态转移到SendCRC态；
e)处于SendCRC态的状态机发送完CRC校验值，转移到L-SendEOF态；
f)处于L-SendEOF态的状态机发送完一个帧结束原语EOFP后，若此时收到SYNCP同步原语后就会从该态转移到L-Wait态。
g)在L-Wait态，发WTRMP原语等待接收机的接收结果。
在上述状态中，
当主控制机处于SendData态时，只要发送FIFO(b)非编程满(prog_full＝0)且发送FIFO(a)非空(rempty＝0)，则读使能re有效，直至FIS传输完毕。此时Mux1＝0，选通有效数据通路。
当主控制机处于SendCRC态时，CRC模块输出保持为，在SendData态最后一次计算得到的CRC值。此时Mux1＝1，选通CRC通路，将CRC值附加在有效数据后面。
当主控制机处于其他态时，需发送原语，首先置PrimiN＝4‘bxxxx，其中xxxx为存放于ROM中的对应的原语号。此时若发送FIFO(b)非编程空，即prog empty＝0，表明发送FIFO(b)中有较多(大于等于10个)前次发送的原语或数据，则置Start＝1’b0，暂不发送新的原语；若prog_empty＝1，表明发送FIFO(b)中前次的原语或数据已快发送完毕(小于10个)，则置Start＝1’b1，启动发送当前原语。
需要指出的是，在SendData态时，由于链接层对发送FIFO(b)的写时钟频率(100M)高于物理层对发送FIFO(b)的读时钟频率(75M)，当状态转移至SendCRC态时，此时发送FIFO(b)仍有较多数据(至少10个)，即使由于某种条件状态迁移滞后，仍能保证与物理层接口FIFO(发送FIFO(b))输出数据的连贯性，这就降低了对状态转移及时性的要求，提高了设计灵活性。
同时，利用物理层fifo(发送FIFO(b))的编程空、满标志，在senddata态，只要编程非满，有数据或CRC来自FIFO(a)，就写入FIFO(b)；在原语发送态，FIFO(b)空一些，编程空有效，再往里写。这样，FIFO(b)在发送数据可充分利用其容量，而在发送不同原语切换时，FIFO(b)始终维持在10个Dword左右，因FIFO(b)中数据驻留造成的迟滞周期大为缩短，加快了主机和设备原语握手的响应周期。
Claims (10)
1.一种SATA链接层发送数据通路，包括与主控制机连接的FIS/PayLoad有效数据通路和原语/无效数据发送通路，其特征在于，
所述FIS/PayLoad有效数据通路包括依次连接的与主控制机连接的传输层发送FIFO、CRC模块、第一多路复用器Mux1以及第一扰码器的输入端；
所述原语/无效数据发送通路包括依次连接的与主控制机连接的原语/无效数据发送模块、ROM存储器、第二扰码器以及第二多路复用器Mux2的输入端；
所述第一扰码器的输出端和第二多路复用器Mux2的输出端与第三多路复用器Mux3的输入端连接，所述第三多路复用器Mux3的输出端与8B/10B编码器、物理层发送FIFO依次连接。
2.根据权利要求1所述SATA链接层发送数据通路，其特征在于：所述物理层发送FIFO设有标记寄存器，所述标记寄存器包括编程满标记和编程空标记，所述主控制机通过标记寄存器控制物理层发送FIFO。
3.根据权利要求1～2所述SATA链接层发送数据通路，其特征在于：所述原语/无效数据发送模块及ROM存储器通过PrimitN[4:0]接口和Start接口连接；
所述PrimitN[4:0]接口表示对ROM中的原语的地址及无效数据的地址进行编号，当取值为5’b00000-5’b10001时，对应18种原语，当取值为5’b11111时为CONTp原语后的无效数据；
所述Start接口表示启动信号，当启动信号为1时，PrimitN[4:0]接口对应的原语或无效数据出现在ROM的输出端。
4.一种利用权利要求1所述SATA链接层发送数据通路及FIFO存储优化的方法，其特征在于，该方法包括以下步骤：
1】SATA链接层发送部分有两条数据通路，分别为FIS/PayLoad有效数据通路和原语/无效数据发送通路；
2】FIS/PayLoad有效数据通路
当SATA传输层有FIS数据写入传输层发送FIFO时，其空信号rempty由1变为0，此时若主状态机接收到R-RDYP原语，表明接收方准备好，则令从传输层发送FIFO中读数据的使能信号re变为1，此时开始一边从传输层发送FIFO读数据，一边通过CRC模块计算CRC值；否则等待；
当一个完整的FIS读完后，通过第一多路复用器Mux1选通CRC通路，并将计算好的CRC值就附在该FIS之后；
由第一多路复用器Mux1出来的FIS和CRC校验值，进入第一扰码器进行扰码；
3】原语/无效数据发送通路
ROM存储器里的原语，一方面对其按地址存放，另一方面对其进行编号；
无效数据也存放在ROM存储器里，按地址存放并且也对其编号，并且该无效数据的内容是提前定好的，故信息已知；
当无效数据一发送就给第二扰码器一个使能，对该无效数据进行扰码，而原语无需进行扰码；原语及无效数据通过第二多路复用器Mux2进行复用；
4】最后，FIS/PayLoad有效数据通路和原语/无效数据发送通路共同进入第三多路复用器Mux3进行复用，并进行8B/10B编码，再与物理层发送FIFO连接交互；
所述接收方相对于主机端的链接层是指设备端；所述接收方相对于设备端的链接层是指主机端。
5.根据权利要求4所述SATA链接层发送数据通路及FIFO存储优化的方法，其特征在于，所述主控制机经历如下状态迁移：
a)当主控制机处于L-IDLE态时，发帧同步原语SYNCp；如果这时从与传输层的接口信号检测到传输层要求进行帧传输信号，即进入SendChkRdy态；
b)处于SendChkRdy态，发送原语X-RDYP告知接收方有数据发送；若接收到原语R-RDYP后就进入到SendSOF态；
c)处于SendSOF态，发送一个帧起始原语SOFP后，就会从该态转移到SendData态；
d)处于SendData态，将来自传输层发送FIFO的FIS/PayLoad有效数据传递到至物理层发送FIFO，当FIS/PayLoad有效数据传输完毕或者收到原语DMATP后就从SendData态转移到SendCRC态；
e)处于SendCRC态，主控制机发送完CRC校验值，转移到L-SendEOF态；
f)处于L-SendEOF态，主控制机发送完一个帧结束原语EOFP后，若此时收到同步原语SYNCP后就会从该态转移到L-Wait态。
g)在L-Wait态，发原语WTRMP等待接收方的接收结果。
6.根据权利要求4所述SATA链接层发送数据通路及FIFO存储优化的方法，其特征在于：
当主控制机处于SendData态时，只要物理层发送FIFO非编程满prog_full＝0且传输层发送FIFO非空rempty＝0，则读使能re有效，直至FIS/PayLoad有效数据传输完毕，此时第一多路复用器选通有效数据通路。
7.根据权利要求4所述SATA链接层发送数据通路及FIFO存储优化的方法，其特征在于：
当主控制机处于SendCRC态时，CRC模块输出保持为在SendData态最后一次计算得到的CRC值，此时第一多路复用器选通CRC通路，将CRC值附加在有效数据后面。
8.根据权利要求4所述SATA链接层发送数据通路及FIFO存储优化的方法，其特征在于：
当主控制机处于其他态时，需发送原语，首先置PrimiN＝5‘bxxxxx，其中xxxxx为存放于ROM中的对应的原语号，此时若物理层发送FIFO非编程空，即prog_empty＝0，表明物理层发送FIFO中有较多前次发送的原语或数据，则置Start＝1’b0，暂不发送新的原语；若prog_empty＝1，表明物理层发送FIFO中前次的原语或数据已快发送完毕，则置Start＝1’b1，启动发送当前原语。
9.根据权利要求3～8所述SATA链接层发送数据通路及FIFO存储优化的方法，其特征在于：所述非编程满的定义是尚能写入物理层发送FIFO而不溢出的数据不大于10个；所述非编程空的定义是已写入物理层发送FIFO待发送的数据不小于10个。
10.根据权利要求9所述SATA链接层发送数据通路及FIFO存储优化的方法，其特征在于：所述在SendData态时，由于链接层对物理层发送FIFO的写时钟频率高于物理层对物理层发送FIFO的读时钟频率，当状态转移至SendCRC态时，此时物理层发送FIFO仍有至少10个数据，即使状态迁移滞后，仍能保证与物理层发送FIFO输出数据的连贯性。
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