CN101771040B - 二极管串辅助触发的互补型scr结构 - Google Patents
二极管串辅助触发的互补型scr结构 Download PDFInfo
- Publication number
- CN101771040B CN101771040B CN2010100400542A CN201010040054A CN101771040B CN 101771040 B CN101771040 B CN 101771040B CN 2010100400542 A CN2010100400542 A CN 2010100400542A CN 201010040054 A CN201010040054 A CN 201010040054A CN 101771040 B CN101771040 B CN 101771040B
- Authority
- CN
- China
- Prior art keywords
- trap
- bipolar transistor
- power line
- area
- injected
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Abstract
本发明公开了一种二极管串辅助触发的互补型SCR结构。该结构由两个双极型晶体管构成第一可控硅，用于正电源线与需保护的芯片引脚之间的ESD防护；由另外两个双极型晶体管构成第二可控硅，用于需保护的芯片引脚与负电源线之间的ESD防护；利用第一可控硅和第二可控硅中的各一个双极型晶体管构成第三可控硅，用于正电源线与负电源线之间的ESD防护。本发明采用二极管串来降低各个可控硅的触发电压，特别适用于深亚微米工艺集成电路的片上ESD防护。
Description
技术领域
本发明属于集成电路领域，尤其涉及一种互补型SCR结构用于改善集成电路ESD防护的可靠性。
背景技术
自然界的静电放电(ESD)现象是引起集成电路产品失效的最主要的可靠性问题。有关研究调查表明，集成电路失效产品的30％都是由于遭受静电放电现象所引起的。因此，改善集成电路静电放电防护的可靠性对提高产品的成品率乃至带动整个国民经济具有不可忽视的作用。
静电放电现象根据电荷来源的不同，通常分为三种放电模式：HBM(人体放电模式)，MM(机器放电模式)，CDM(组件充电放电模式)。而最常见也是工业界产品必须通过的两种静电放电模式是HBM和MM。当发生静电放电时，电荷通常从芯片的一只引脚流入而从另一只引脚流出，此时静电电荷产生的电流通常高达几个安培，在电荷输入引脚产生的电压高达几伏甚至几十伏。如果较大的ESD电流流入内部芯片则会造成内部芯片的损坏，同时，在输入引脚产生的高压也会造成内部器件发生栅氧击穿现象，从而导致电路功能的失效。因此，为了防止内部芯片遭受ESD损伤，对芯片的每个引脚都要进行有效的ESD防护。而ESD防护单元的设计主要考虑两个要点：一是ESD防护单元能够泄放较大的ESD电流；二是ESD防护单元能将输入引脚端电压箝制在低电位。
在ESD防护的研究发展过程中，二极管、GGNMOS(栅接地的NMOS)、SCR(可控硅)等器件通常被作为ESD防护单元。随着CMOS工艺的发展，CMOS集成电路已经成为集成电路发展的主流。对于CMOS集成电路，在芯片的输入\输出端通常带有输入缓冲级\输出缓冲级或是MOS器件的栅极作为输入。因此，在发生ESD事件时，ESD产生的应力(电压)会直接作用于MOS器件的栅氧化层上，如果ESD防护单元不能及时开启并将输入端箝制在低电位(通常指低于内部MOS器件的栅氧化层击穿电压)，则会引起输入端\输出端MOS器件的栅氧化层发生击穿现象，从而造成芯片功能的失效。
由于SCR结构具有很低的维持电压，并且内部存在正反馈回路，因此，SCR结构具有很强的ESD电流泄放能力，在ESD防护领域成为了主流的防护结构。但是，对于普通的SCR结构，一个最大的缺点是它的触发电压(一般指N阱与P阱间的雪崩击穿电压)较高，以致于普通的SCR不适用于深亚微米乃至纳米尺度集成电路的ESD防护。
互补型SCR结构是由美国专利(U.S.Pat.Nos.5473169)提出的用于CMOS集成电路的片上ESD防护结构。
图1为该专利的互补型SCR的等效电路图，该防护结构由第一可控硅SCR1和第二可控硅SCR2构成输入端IN到正电源线VDD以及负电源线VSS的互补型ESD防护方案。第一可控硅SCR1由双极型晶体管10和双极型晶体管11构成，其中双极型晶体管10的发射极通过阱电阻16接正电源线VDD，双极型晶体管10的基极通过阱电阻14接正电源线VDD，双极型晶体管11的发射极接需保护的芯片引脚IN；双极型晶体管11的基极通过阱电阻17接负电源线VSS。
第二可控硅SCR2由双极型晶体管12和双极型晶体管13构成，其中双极型晶体管12的发射极通过阱电阻18接需保护的芯片引脚IN，双极型晶体管12的基极通过阱电阻15接正电源线VDD，双极型晶体管13的发射极接负电源线VSS；双极型晶体管13的基极通过阱电阻19接负电源线VSS。
图2为该互补型SCR的纵向剖面图，该工艺采用的是单阱(P阱)CMOS工艺，利用N型硅为衬底。其中的阱电阻14和阱电阻15为寄生的衬底电阻，阱电阻16，阱电阻17，阱电阻18以及阱电阻19为寄生的P阱(P_well)电阻。N型衬底29上设有N+注入有源区20、N+注入有源区22、N+注入有源区24、N+注入有源区26、P+注入有源区21、P+注入有源区23、P+注入有源区25、P+注入有源区27、P阱28a、P阱28b、P阱28c、P阱28d，其中N+注入有源区20、N+注入有源区24以及P+注入有源区25接至正电源线VDD，P+注入有源区21和N+注入有源区26接至芯片输入端IN，N+注入有源区22和P+注入有源区23、P+注入有源区27接至负电源线VSS。
其中P+注入有源区21、P阱28a、N型衬底29、P阱28b、N+注入有源区22构成图1中的PNPN型四层半导体结构的第二可控硅SCR2，P+注入有源区25、P阱28c、N型衬底29、P阱28d、N+注入有源区26构成图1中的PNPN型四层半导体结构的第一可控硅SCR1。
上述互补型SCR结构的缺点主要是它的触发电压(N型衬底与P阱间的雪崩击穿电压)很高，以致于其难以适用于深亚微米工艺下集成电路的片上ESD防护。
发明内容
本发明要解决的技术问题有：第一，利用二极管串作为辅助的触发单元，实现低触发电压的ESD防护，使其更适用于深亚微米乃至纳米工艺下集成电路的片上ESD防护。第二，通过实际版图的布局来实现需保护的芯片引脚到正电源线，正电源线到需保护的芯片引脚，需保护的芯片引脚到负电源线，负电源线到需保护的芯片引脚，正电源线到负电源线，负电源线到正电源线间各种情况的ESD防护，从而达到最大的芯片面积利用率。
一种二极管串辅助触发的互补型SCR结构，包括：
第一可控硅，由第一双极型晶体管和第二双极型晶体管构成，其中第一双极型晶体管的发射极接至正电源线，第一双极型晶体管的基极通过N阱电阻接至正电源线；第二双极型晶体管的发射极接至需保护的芯片引脚，第二双极型晶体管的基极通过P阱电阻接至负电源线；
第二可控硅，由第三双极型晶体管和第四双极型晶体管构成，其中第三双极型晶体管的发射极接所述的需保护的芯片引脚，第三双极型晶体管的基极通过N阱电阻接至正电源线；第四双极型晶体管的发射极接至负电源线，第四双极型晶体管的基极通过P阱电阻接至负电源线；
第一双极型晶体管的基极和第三双极型晶体管的基极通过N阱电阻接至正电源线；第二双极型晶体管的基极和第四双极型晶体管的基极通过P阱电阻接入负电源线。
所述的第一双极型晶体管及第三双极型晶体管可以共用一个N阱。
从第一双极型晶体管和第四双极型晶体管之间的连接关系可以看出，第一双极型晶体管和第四双极型晶体管相当于构成了另外一个可控硅，即第三可控硅。
本发明互补型SCR结构还设有二极管串，二极管串的阳极接至第一双极型晶体管和第三双极型晶体管的基极，二极管串的阴极接至第二双极型晶体管和第四双极型晶体管的基极。
二极管串中二极管的个数可根据实际设计需要而决定。
所述的第一双极型晶体管的基极和第二双极型晶体管的集电极相连；所述的第一双极型晶体管的集电极与和第二双极型晶体管的基极相连；所述的第三双极型晶体管的基极与和第四双极型晶体管的集电极相连；所述的第三双极型晶体管的集电极与和第四双极型晶体管的基极相连。
所述的第一可控硅、第二可控硅以及第三可控硅的一种版图结构如下：
P型衬底上依次相邻的布置有第一P阱、N阱和第二P阱，从第一P阱至第二P阱方向依次布置有：
第一P+注入有源区，位于第一P阱内，且被划分为连接负电源线的第一区域和连接二极管串的阴极的第二区域；
第一N+注入有源区，位于第一P阱内，接至需保护的芯片引脚；
第二P+注入有源区，位于N阱内，接至正电源线；
第二N+注入有源区，位于N阱内，且被划分为连接至正电源线的第一区域和连接二极管串的阳极的第二区域；
第三P+注入有源区，位于N阱内，接至需保护的芯片引脚；
第三N+注入有源区，位于第二P阱内，接至负电源线；
第四P+注入有源区，位于第二P阱内，且被划分为连接负电源线的第一区域和连接二极管串的阴极的第二区域。
所述的第一可控硅、第二可控硅以及第三可控硅的第二种版图结构实现方式如下：
P型衬底上依次相邻的布置有第一P阱、N阱和第二P阱，从第一P阱至第二P阱方向依次布置有：
第一P+注入有源区，位于第一P阱内，且被划分为连接负电源线的第一区域和连接二极管串的阴极的第二区域；
第一N+注入有源区，位于第一P阱内，且被划分为连接至需保护的芯片引脚的第一区域和连接负电源线的第二区域；
第二P+注入有源区，位于N阱内，且被划分为连接正电源线的第一区域和连接至需保护的芯片引脚的第二区域；
第二N+注入有源区，位于N阱内，且被划分为连接正电源线的第一区域和连接二极管串的阳极的第二区域；
第三P+注入有源区，位于N阱内，且被划分为连接至需保护的芯片引脚的第一区域和连接至正电源线的第二区域；
第三N+注入有源区，位于第二P阱内，且被划分为连接至负电源线的第一区域和连接至需保护的芯片引脚的第二区域；
第四P+注入有源区，位于第二P阱内，且被划分为连接负电源线的第一区域和连接二极管串的阴极的第二区域。
本发明的利用二极管串辅助触发的互补型SCR结构具有较低的触发电压，并且能实现需保护的芯片引脚到正电源线，正电源线到需保护的芯片引脚，需保护的芯片引脚到负电源线，负电源线到需保护的芯片引脚，正电源线到负电源线，负电源线到正电源线间各种ESD情况的静电放电防护，更适合于深亚微米工艺下集成电路的片上ESD防护，同时采用该互补型SCR的版图结构可以使ESD防护单元占用的硅片面积更小。
附图说明
图1为现有的互补型SCR防护结构的等效电路图；
图2为现有的互补型SCR防护结构的纵向剖面图；
图3为本发明互补型SCR防护结构的等效电路图；
图4为本发明互补型SCR防护结构的第一种版图实现方式；
图5为图4中A-A剖面图；
图6为图4中B-B剖面图；
图7为本发明互补型SCR防护结构的第二种版图实现方式；
图8为本发明互补型SCR防护结构中，ESD事件发生在VDD端，而IN端接地时的ESD电流泄放路径；
图9为本发明互补型SCR防护结构中，ESD事件发生在IN端，而VSS端接地时的ESD电流泄放路径；
图10为本发明互补型SCR防护结构中，ESD事件发生在VDD端，而VSS端接地时的ESD电流泄放路径；
图11为本发明互补型SCR防护结构中，ESD事件发生在VSS端，而IN端接地时的ESD电流泄放路径；
图12为本发明互补型SCR防护结构中，ESD事件发生在IN端，而VDD端接地时的ESD电流泄放路径；
图13为本发明互补型SCR防护结构中，ESD事件发生在VSS端，而VDD端接地时的ESD电流泄放路径。
具体实施方式
本发明的一种二极管串辅助触发的互补型SCR结构，其等效电路图如图3所示，它包括：
第一可控硅SCR1，由第一双极型晶体管30和第二双极型晶体管31构成，其中第一双极型晶体管30的发射极接正电源线VDD，第一双极型晶体管30的基极通过N阱电阻36接至正电源线VDD；第二双极型晶体管31的发射极接需保护的芯片引脚IN，第二双极型晶体管31的基极通过P阱电阻37接至负电源线VSS；
第二可控硅SCR2，由第三双极型晶体管32和第四双极型晶体管33构成，其中第三双极型晶体管32的发射极接所述的需保护的芯片引脚IN，第三双极型晶体管32的基极通过N阱电阻34接至正电源线VDD；第四双极型晶体管33的发射极接至负电源线VSS，第四双极型晶体管33的基极通过P阱电阻35接至负电源线VSS；
设有二极管串38(Dt1表示第一只用于辅助触发的二极管，Dtn表示第n只用于辅助触发的二极管)，二极管串38的阳极接至第一双极型晶体管30和第三双极型晶体管32的基极，二极管串38的阴极接入第二双极型晶体管31和第四双极型晶体管33的基极。
第一双极型晶体管30的基极与第二双极型晶体管31的集电极相连；第一双极型晶体管30的集电极与第二双极型晶体管31的基极相连；第三双极型晶体管32的基极与第四双极型晶体管33的集电极相连；第三双极型晶体管32的集电极与第四双极型晶体管33的基极相连。
第一双极型晶体管30的基极和第三双极型晶体管32的基极通过N阱电阻36和N阱电阻34接入正电源线VDD；第二双极型晶体管31的基极和第四双极型晶体管33的基极通过P阱电阻37和P阱电阻35接入负电源线VSS。从中可以看出，第一双极型晶体管30和第四双极型晶体管33相当于构成了另外一个可控硅，即图中的第三可控硅SCR3。
参见图4、图5、图6，本发明互补型SCR防护结构的版图为：
P型衬底49上依次相邻的布置有第一P阱47a、N阱48和第二P阱47b，从第一P阱47a至第二P阱47b方向依次布置有：
第一P+注入有源区，位于第一P阱47a内，且被划分为连接负电源线VSS的第一区域40a和连接二极管串38的阴极的第二区域40b；
第一N+注入有源区41，位于第一P阱47a内，接至需保护的芯片引脚IN；
第二P+注入有源区42，位于N阱48内，接至正电源线VDD；
第二N+注入有源区，位于N阱48内，且被划分为连接至正电源线VDD的第一区域43a和连接二极管串38的阳极的第二区域43b；
第三P+注入有源区44，位于N阱48内，接至需保护的芯片引脚IN；
第三N+注入有源区45，位于第二P阱47b内，接至负电源线VSS；
第四P+注入有源区，位于第二P阱47b内，且被划分为连接负电源线VSS的第一区域46a和连接二极管串38的阴极的第二区域46b。
图5、图6中的斜线阴影区域为局部场氧隔离区域Locos。
参见图7，本发明互补型SCR防护结构的另一种版图实施方式，P型衬底49上依次相邻的布置有第一P阱47a、N阱48和第二P阱47b，从第一P阱47a至第二P阱47b方向依次布置有：
第一P+注入有源区，位于第一P阱47a内，且被划分为连接负电源线VSS的第一区域40a和连接二极管串38的阴极的第二区域40b；
第一N+注入有源区，位于第一P阱47a内，且被划分为连接至需保护的芯片引脚IN的第一区域41a和连接负电源线VSS的第二区域41b；
第二P+注入有源区，位于N阱48内，且被划分为连接正电源线VDD的第一区域42a和连接至需保护芯片引脚IN的第二区域42b；
第二N+注入有源区，位于N阱48内，且被划分为连接至正电源线VDD的第一区域43a和连接二极管串38阳极的第二区域43b；
第三P+注入有源区，位于N阱48内，且被划分为连接至需保护的芯片引脚IN的第一区域44a和连接至正电源线VDD的第二区域44b；
第三N+注入有源区，位于第二P阱47b内，且被划分为连接至负电源线VSS的第一区域45a和连接至需保护的芯片引脚IN的第二区域45b；
第四P+注入有源区，位于第二P阱47b内且被划分为连接负电源线VSS的第一区域46a和连接二极管串38阴极的第二区域46b。
图4和图7中所示的SCR1、SCR2、SCR3这三个SCR路径分别对应于图3中的第一可控硅SCR1、第二可控硅SCR2、第三可控硅SCR3。
当ESD事件发生在正电源线VDD端，而需保护的芯片引脚IN端接地时，ESD电流先通过N阱电阻34和N阱电阻36、二极管串38以及第二双极型晶体管31内寄生的二极管D1来泄放(如图8中虚线所示的ESD触发电流所示)，当ESD电流使第二双极型晶体管31内寄生的二极管D1正向导通时，由第一双极型晶体管30和第二双极型晶体管31构成的第一可控硅SCR1发生闩锁并且将正电源线VDD端的电压箝制在极低电位，此时ESD电流将通过第一可控硅SCR1来泄放，泄放路径如图8中实线所示的ESD电流箭头所示。
当ESD事件发生在需保护的芯片引脚IN端，而负电源线VSS端接地时，ESD电流先通过第三双极型晶体管32内寄生的二极管D2、二极管串38以及P阱电阻35、P阱电阻37来泄放(如图9中虚线所示的ESD触发电流所示)，当ESD电流使第三双极型晶体管32内寄生的二极管D2正向导通时，由第三双极型晶体管32和第四双极型晶体管33构成的第二可控硅SCR2发生闩锁并且将需保护的芯片引脚IN端的电压箝制在极低电位，此时ESD电流将通过第二可控硅SCR2来泄放，泄放路径如图9中实线所示的ESD电流箭头所示。
当ESD事件发生在正电源线VDD端，而负电源线VSS端接地时，ESD电流先通过N阱电阻34和N阱电阻36、二极管串38以及P阱电阻35和P阱电阻37来泄放(如图10中虚线所示的ESD触发电流所示)，当ESD电流在N阱电阻34和N阱电阻36、P阱电阻35和P阱电阻37上产生的压降足够高(一般为0.7V)，此时由第一双极型晶体管30和第四双极型晶体管33构成的第三可控硅SCR3发生闩锁并且将正电源线VDD端的电压箝制在极低电位，此时ESD电流将通过第三可控硅SCR3来泄放，泄放路径如图10中实线所示的ESD电流箭头所示。
当ESD事件发生在负电源线VSS端，而需保护的芯片引脚IN端接地时，此时ESD电流可以通过第二双极型晶体管31内寄生的正向二极管D1来泄放ESD电流，ESD电流泄放路径如图11中实线所示的ESD电流箭头所示。
当ESD事件发生在需保护的芯片引脚IN端，而正电源线VDD端接地时，此时ESD电流可以通过第三双极型晶体管32内寄生的正向二极管D2来泄放ESD电流，ESD电流泄放路径如图12中实线所示的ESD电流箭头所示。
当ESD事件发生在负电源线VSS端，而正电源线VDD端接地时，此时ESD电流可以通过第一双极型晶体管30、第二双极型晶体管31、第三双极型晶体管32、第四双极型晶体管33内寄生的正向二极管D3、正向二极管D4来泄放ESD电流，ESD电流泄放路径如图13中实线所示的ESD电流箭头所示。
Claims (4)
1.一种二极管串辅助触发的互补型SCR结构，包括：
第一可控硅(SCR1)，由第一双极型晶体管(30)和第二双极型晶体管(31)构成，其中第一双极型晶体管(30)的发射极接至正电源线(VDD)，第二双极型晶体管(31)的发射极接至需保护的芯片引脚(IN)；
第二可控硅(SCR2)，由第三双极型晶体管(32)和第四双极型晶体管(33)构成，其中第三双极型晶体管(32)的发射极接所述的需保护的芯片引脚(IN)，第四双极型晶体管(33)的发射极接至负电源线(VSS)；
其特征在于，设有二极管串(38)，二极管串(38)的阳极接至第一双极型晶体管(30)和第三双极型晶体管(32)的基极，二极管串(38)的阴极接入第二双极型晶体管(31)和第四双极型晶体管(33)的基极；
所述的第一双极型晶体管(30)的基极和第三双极型晶体管(32)的基极通过N阱电阻接至正电源线(VDD)；
所述的第二双极型晶体管(31)的基极和第四双极型晶体管(33)的基极通过P阱电阻接入负电源线(VSS)；
所述的第一双极型晶体管(30)的基极与第二双极型晶体管(31)的集电极相连；
所述的第一双极型晶体管(30)的集电极与第二双极型晶体管(31)的基极相连；
所述的第三双极型晶体管(32)的基极与第四双极型晶体管(33)的集电极相连；
所述的第三双极型晶体管(32)的集电极与第四双极型晶体管(33)的基极相连。
2.如权利要求1所述的互补型SCR结构，其特征在于，所述的第一双极型晶体管(30)及第三双极型晶体管(32)共用一个N阱(48)。
3.如权利要求2所述的互补型SCR结构，其特征在于，所述的第一可控硅(SCR1)和第二可控硅(SCR2)的版图结构如下：
P型衬底(49)上依次相邻的布置有第一P阱(47a)、所述N阱(48)和第二P阱(47b)，从第一P阱(47a)至第二P阱(47b)方向依次布置有：
第一P+注入有源区，位于第一P阱(47a)内且被划分为连接负电源线(VSS)的第一区域(40a)和连接二极管串(38)的阴极的第二区域(40b)；
第一N+注入有源区(41)，位于第一P阱(47a)内，接至需保护的芯片引脚(IN)；
第二P+注入有源区(42)，位于所述N阱(48)内，接至正电源线(VDD)；
第二N+注入有源区，位于所述N阱(48)内且被划分为连接至正电源线(VDD)的第一区域(43a)和连接至二极管串(38)的阳极的第二区域(43b)；
第三P+注入有源区(44)，位于所述N阱(48)内，接至需保护的芯片引脚(IN)；
第三N+注入有源区(45)，位于第二P阱(47b)内，接至负电源线(VSS)；
第四P+注入有源区，位于第二P阱(47b)内且被划分为连接负电源线(VSS)的第一区域(46a)和连接二极管串(38)的阴极的第二区域(46b)。
4.如权利要求2所述的互补型SCR结构，其特征在于，所述的第一可控硅(SCR1)和第二可控硅(SCR2)的版图结构如下：
P型衬底(49)上依次相邻的布置有第一P阱(47a)、所述N阱(48)和第二P阱(47b)，从第一P阱(47a)至第二P阱(47b)方向依次布置有：
第一P+注入有源区，位于第一P阱(47a)内且被划分为连接至负电源线(VSS)的第一区域(40a)和连接至二极管串(38)的阴极的第二区域(40b)；
第一N+注入有源区(41)，位于第一P阱(47a)内且被划分为连接至需保护的芯片引脚(IN)的第一区域(41a)和连接至负电源线(VSS)的第二区域(41b)；
第二P+注入有源区(42)，位于所述N阱(48)内且被划分为连接至正电源线(VDD)的第一区域(42a)和连接至需保护的芯片引脚(IN)的第二区域(42b)；
第二N+注入有源区，位于所述N阱(48)内且被划分为连接至正电源线(VDD)的第一区域(43a)和连接至二极管串(38)的阳极的第二区域(43b)；
第三P+注入有源区(44)，位于所述N阱(48)内且被划分为连接至需保护的芯片引脚(IN)的第一区域(44a)和连接正电源线(VDD)的第二区域(44b)；
第三N+注入有源区(45)，位于第二P阱(47b)内且被划分为连接至负电源线(VSS)的第一区域(45a)和连接需保护的芯片引脚(IN)的第二区域(45b)；
第四P+注入有源区，位于第二P阱(47b)内且被划分为连接负电源线(VSS)的第一区域(46a)和连接二极管串(38)的阴极的第二区域(46b)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010100400542A CN101771040B (zh) | 2010-01-19 | 2010-01-19 | 二极管串辅助触发的互补型scr结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010100400542A CN101771040B (zh) | 2010-01-19 | 2010-01-19 | 二极管串辅助触发的互补型scr结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101771040A CN101771040A (zh) | 2010-07-07 |
| CN101771040B true CN101771040B (zh) | 2011-08-03 |
Family
ID=42503787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2010100400542A Expired - Fee Related CN101771040B (zh) | 2010-01-19 | 2010-01-19 | 二极管串辅助触发的互补型scr结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101771040B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8742455B2 (en) * | 2011-05-11 | 2014-06-03 | Analog Devices, Inc. | Apparatus for electrostatic discharge protection |
| CN102254911B (zh) * | 2011-07-13 | 2013-04-17 | 浙江大学 | 一种二极管辅助触发的具有二次导通路径的可控硅器件 |
| CN104269401B (zh) * | 2014-08-30 | 2017-03-29 | 电子科技大学 | 一种基于scr结构的新型esd保护器件 |
| CN104576641B (zh) * | 2014-12-12 | 2017-12-29 | 深圳市国微电子有限公司 | 一种中触发耐负压的scr器件、工艺方法及应用电路 |
| US9640523B2 (en) * | 2015-09-08 | 2017-05-02 | Hong Kong Applied Science and Technology Research Institute Company Limited | Lateral-diode, vertical-SCR hybrid structure for high-level ESD protection |
| US9653454B1 (en) * | 2016-07-20 | 2017-05-16 | Globalfoundries Inc. | Methods for an ESD protection circuit including trigger-voltage tunable cascode transistors |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576557A (en) * | 1995-04-14 | 1996-11-19 | United Microelectronics Corp. | Complementary LVTSCR ESD protection circuit for sub-micron CMOS integrated circuits |
| US6353237B1 (en) * | 1998-10-22 | 2002-03-05 | Winbond Electronics Corp. | ESD protection circuit triggered by diode |
| CN101202281A (zh) * | 2006-12-12 | 2008-06-18 | 上海华虹Nec电子有限公司 | 一种scr静电保护器件及制造方法 |
-
2010
- 2010-01-19 CN CN2010100400542A patent/CN101771040B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576557A (en) * | 1995-04-14 | 1996-11-19 | United Microelectronics Corp. | Complementary LVTSCR ESD protection circuit for sub-micron CMOS integrated circuits |
| US6353237B1 (en) * | 1998-10-22 | 2002-03-05 | Winbond Electronics Corp. | ESD protection circuit triggered by diode |
| CN101202281A (zh) * | 2006-12-12 | 2008-06-18 | 上海华虹Nec电子有限公司 | 一种scr静电保护器件及制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101771040A (zh) | 2010-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101771040B (zh) | 二极管串辅助触发的互补型scr结构 | |
| EP2630658B1 (en) | Scr apparatus and method for adjusting the sustaining voltage | |
| CN102034858A (zh) | 一种用于射频集成电路静电放电防护的双向可控硅 | |
| CN102569360A (zh) | 一种基于二极管辅助触发的双向可控硅器件 | |
| CN102263102A (zh) | 一种用于静电防护的反向二极管触发可控硅 | |
| CN109742071A (zh) | 一种soi功率开关的esd保护器件 | |
| CN104600068B (zh) | 一种基于纵向npn结构的高压双向esd保护器件 | |
| CN101771045B (zh) | Pnp双极型晶体管辅助触发的互补型scr结构 | |
| CN101789428B (zh) | 一种内嵌pmos辅助触发可控硅结构 | |
| CN109166850A (zh) | 集成电路静电防护的二极管触发可控硅 | |
| CN102034857B (zh) | 一种pmos场效应晶体管辅助触发的双向可控硅 | |
| CN101771043B (zh) | 齐纳二极管辅助触发的互补型scr结构 | |
| CN1209816C (zh) | 一种静电放电防护组件及静电放电防护电路 | |
| CN101777555B (zh) | Nmos场效应晶体管辅助触发的互补型scr结构 | |
| CN102034814B (zh) | 一种静电放电防护器件 | |
| CN102270658B (zh) | 一种低触发电压低寄生电容的可控硅结构 | |
| CN101752372B (zh) | Npn双极型晶体管辅助触发的互补型scr结构 | |
| CN101814498B (zh) | 一种内嵌nmos辅助触发可控硅结构 | |
| CN107482004A (zh) | 一种外延工艺下多电源电压集成电路esd保护网络 | |
| CN101771041B (zh) | Pmos场效应晶体管辅助触发的互补型scr结构 | |
| CN102544068A (zh) | 一种基于pnp型三极管辅助触发的双向可控硅器件 | |
| CN101771044B (zh) | 耦合电容辅助触发的互补型scr结构 | |
| CN102244076B (zh) | 一种用于射频集成电路的静电放电防护器件 | |
| CN108987393A (zh) | 用于功率集成电路输出ldmos器件保护的双向esd结构 | |
| CN1979854A (zh) | 栅压触发的静电放电保护电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110803 Termination date: 20150119 |
|
| EXPY | Termination of patent right or utility model |