CN101751364B - 一种spi总线接口的固件isp烧录器和烧录方法 - Google Patents
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Abstract
本发明公开了一种SPI总线接口的固件ISP烧录器和烧录方法，微计算机通过外设接口与微处理器连接，微处理器通过多路复用SPI总线目标从器件接口与不少于1个的SPI总线目标从器件连接，微计算机用于将固件数据转换成SPI总线目标从器件所需的SPI命令和数据流下发给微处理器，微处理器用于作为主SPI器件将数据流单独或同时下载到所述不少于1个的SPI总线目标从器件中，并用于从指定的其中一个SPI总线目标从器件回读进行校验。采用了本发明的技术方案，能够实现同时下载分时校验的工作模式，从而降低成本，提高效率。
Description
技术领域
本发明涉及电子工程技术领域，尤其涉及一种SPI总线接口的固件ISP烧录器和烧录方法。
背景技术
串行外设接口(Serial Peripheral Interface，SPI)总线技术是Motorola公司推出的一种同步串行接口，绝大多数微控制器(MCU)都配有SPI硬核和硬件接口。SPI用于微控制器与各种外围器件进行全双工、同步串行通讯。SPI可以同时发出和接收串行数据。它只需四条线就可以完成MCU与各种外围器件的通讯，这四条线是：串行时钟线(SCK)、主机输入/从机输出数据线(MISO)、主机输出/从机输入数据线(MOSI)、低电平有效从机选择线(CS)。
目前大部分基于串行外设接口(Serial Peripheral Interface，SPI)的FLASH或EEPROM存储器芯片，都支持固件的在系统编程(In System Program，ISP)，可以把这种芯片放置在系统板上，把存储器芯片的SPI总线通过电缆连接到固件ISP烧录器的SPI总线，就可操作固件ISP烧录器的应用软件对存储器芯片发起固件数据的烧录。
现有的SPI总线接口的固件ISP烧录器通常是单路的，在同一时刻只能对一个SPI总线目标从器件发起固件的下载，这在产品的批量生产过程中的效率十分低下。
发明内容
本发明的目的在于提出一种多路复用SPI总线接口的固件ISP烧录器和烧录方法，能够实现同时下载分时校验的工作模式，从而降低成本，提高效率。
为达此目的，本发明采用以下技术方案：
一种SPI总线接口的固件ISP烧录器，包括微计算机、微处理器和多路复用SPI总线目标从器件接口，所述微计算机通过外设接口与所述微处理器连接，所述微处理器通过多路复用SPI总线目标从器件接口与不少于1个的SPI总线目标从器件连接，
其中，所述微计算机用于将固件数据转换成所述SPI总线目标从器件所需的SPI命令和数据流下发给所述微处理器，所述微处理器用于作为主SPI器件将数据流单独或同时下载到所述不少于1个的SPI总线目标从器件中，并用于从指定的其中一个SPI总线目标从器件回读校验。
所述SPI总线目标从器件是存储器芯片。
所述微处理器进一步包括四线SPI硬核和不少于1个的GPIO管脚，所述四线SPI硬核的MOSI信号线、MISO信号线和SCK信号线扇出成并联的不少于1个MOSI/MISO/SCK总线，所述四线SPI硬核的片选信号线悬空，不少于1个的GPIO管脚构成片选信号线，所述MOSI/MISO/SCK总线和所述GPIO管脚构成片的选信号线与所述多路复用SPI总线目标从器件接口连接，所述GPIO管脚构成的片选信号线通过所述多路复用SPI总线目标从器件接口分别与对应的SPI总线目标从器件连接。
所述多路复用SPI总线目标从器件接口还包括总线驱动器，所述总线驱动器用于增强MOSI/MISO/SCK总线的扇出能力。
一种SPI总线接口的固件ISP烧录方法，包括以下步骤：
A、微计算机读入固件数据到内存中，并获得SPI总线目标从器件的数量n，其中n为正整数；
B、微计算机通过微计算机外设接口通知微处理器，将微处理器n个GPIO管脚形成的n个片选信号设置为跟随微处理器四线SPI硬核片选信号电平的变化而变化；
C、微计算机根据SPI总线目标从器件特性逐页下发命令和数据流到微处理器，微处理器再作为主SPI器件将数据流同时下载到n个SPI总线目标从器件中；
D、微计算机通过微计算机外设接口通知微处理器，指定微处理器的n个GPIO管脚形成的n个片选信号中的一个片选信号设置为跟随微处理器四线SPI硬核片选信号的电平的变化而变化，其余的片选信号保持为无效电平状态；
E、微计算机根据SPI总线目标从器件特性逐页下发命令到微处理器，微处理器再作为主SPI器件从所述设置为跟随微处理器四线SPI硬核片选信号电平的变化而变化的片选信号对应的SPI总线目标从器件中回读已下载的固件数据并上报给微计算机，微计算机利用内存中的固件数据和回读的固件数据进行校验；
F、返回步骤D，指定下一个片选信号，直至遍历了所有SPI总线目标从器件，完成固件数据校验。
微计算机和微处理器之间通过USB接口、串口、并口或者火线通信。
所述SPI总线目标从器件是存储器芯片。
采用了本发明的技术方案，具有如下有益效果：
1、构造简单、成本低廉、编程容易，易于扩展，能够在现有的单路SPI总线接口的固件ISP烧录器的基础上进行简单扩展，硬件上仅需增加一个多路复用SPI总线从器件接口，软件上仅需增加对n个通用输入输出管脚(GeneralPurpose I/O，GPIO)构成的多路片选信号(CS0～CSn)的两种模式(同时随动CS模式和独立随动CS模式)的设置，就能实现同时下载分时校验的工作模式。
2、兼顾效率和安全性。因为支持同时下载，所以下载一个存储器和下载n个存储器的时间就是一样的，工作效率极大的提高了，而且因为支持分时校验，所以安全性也有保障。
附图说明
图1是本发明具体实施方式中多路复用SPI总线接口的固件ISP烧录器的结构示意图。
图2是本发明具体实施方式中多路复用SPI总线接口的固件ISP烧录流程图。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。
本发明技术方案的主要思想是基于一个关于支持在系统编程(ISP)功能的多路复用SPI总线接口的FLASH或EEPROM存储器芯片的规律，因为SPI总线的四个信号(MOSI，MISO，SCK，CS)是单向传输的，所以可以将单个微处理器的四线SPI总线信号管脚(MOSI，MISO，SCK，CS)并联扇出到拼板(Panel-board)上的多个存储器芯片的四线SPI总线信号(MOSI，MISO，SCK，CS)，当微处理器发起对单个芯片的固件下载操作后，这些并联在一起的多个芯片的固件其实都被下载了，这就是同时下载。其能支持的SPI总线目标从器件，即存储器芯片的最大数量，由微处理器的管脚的数量和扇出能力决定，已知在低频工作时一个CMOS器件的输出端可驱动50个CMOS器件负载，如果在多路复用SPI总线目标从器件接口中加入总线驱动器增强三线SPI总线的扇出能力，即可以支持更多数量的SPI总线目标从器件。但是因为片选信号(CS)也是并联在一起的，就不能单独指定某一个芯片进行回读校验，所以需要微处理器可以单独控制各个芯片的片选信号(CS0～CSn)，仅指定的那颗芯片的片选信号置为有效而其余未被指定的芯片的片选信号置为无效，就可以从指定的那颗芯片回读已下载数据并和原始数据进行校验了。这就是分时校验。
图1是本发明具体实施方式中多路复用SPI总线接口的固件ISP烧录器的结构示意图。如图1所示，多路复用SPI总线接口的固件ISP烧录器包括微计算机、微处理器和多路复用SPI总线目标从器件接口，微处理器进一步包括四线SPI硬核和n个GPIO管脚构成的片选信号线，该四线SPI硬核的MOSI信号线、MISO信号线和SCK信号线扇出成并联的n个MOSI/MISO/SCK总线，四线SPI硬核的片选信号线悬空，不少于1个的GPIO管脚构成片选信号线，n个MOSI/MISO/SCK总线和n个GPIO管脚构成片的选信号线与多路复用SPI总线目标从器件接口连接，n个GPIO管脚构成的片选信号线通过多路复用SPI总线目标从器件接口分别与n个对应的SPI总线目标从器件的片选信号管脚连接。
“四线SPI硬核”其实也可以用微处理器的四个GPIO口来实现，为了便于描述“CS随动模式”，才用到了“四线SPI硬核”这个概念，也就是说，只要有“四线SPI硬核”这个概念，用微处理器的4个GPIO口也能实现MOSI/MISO/SCK/CS的标准时序。
微计算机通过外设接口与微处理器连接，微处理器通过多路复用SPI总线目标从器件接口与n个的SPI总线目标从器件连接，SPI总线目标从器件是指支持ISP功能，即在系统编程功能的存储器芯片，其仅在输入的片选信号有效时可以被访问，在输入的片选信号无效时保持高阻状态。
其中，微计算机将固件数据转换成SPI总线目标从器件所需的SPI命令和数据流下发给微处理器，微处理器用于作为主SPI器件将数据流单独或同时下载到所述不少于1个的SPI总线目标从器件中，并用于从指定的其中一个SPI总线目标从器件回读校验。
另外在多路复用SPI总线目标从器件接口中还可以加入总线驱动器，能够增强MOSI/MISO/SCK总线的扇出能力，从而可以连接更多数量的目标从器件。
下面介绍具体的多路复用SPI总线接口的固件ISP烧录器配置结构。
微计算机可采用目前通用的微计算机，比如DELL公司的Inspiror545台式机；微处理器可采用SiliconLabs公司的C8051F320单片机，它包含一个从USB2.0硬核和一个主SPI硬核，它的从USB接口可以连接到微计算机的USB口进行通信，它的主SPI接口可以作为本方案的3线SPI总线信号(MOSI，MISO，SCK)，它的其他20个IO管脚可以作为本方案的片选信号(CS1～CS20)，所以可以最多支持20个从SPI芯片的烧录。微处理器也可采用Cypress公司的CY7C64356-48LTXCT单片机，它包含一个从USB2.0硬核和一个主SPI硬核，它的从USB接口可以连接到微计算机的USB口进行通信，它的主SPI接口可以作为本方案的3线SPI总线信号(MOSI，MISO，SCK)，它的其他32个IO管脚可以作为本方案的片选信号(CS1～CS32)，为了可靠驱动多达32路负载，可以在多路复用SPI总线目标从器件接口中加入总线驱动器增强三线SPI总线的扇出能力，比如74ACT245八路CMOS/TTL总线驱动器后最大拉电流和灌电流能力均高达24mA，即可以支持更多数量的SPI总线目标从器件。工作对象是SPI总线目标从器件的存储器，该存储器支持ISP功能即在系统编程功能，比如ST公司的M25P80，它是8Mbit的SPI总线的串行FLASH芯片，支持ISP在系统编程。
图2是本发明具体实施方式中多路复用SPI总线接口的固件ISP烧录流程图。如图2所示，该流程包括以下步骤：
步骤201、微计算机读入固件数据到内存中，并获得SPI总线目标从器件的数量n，其中n为正整数。
步骤202、微计算机通过微计算机外设接口通知微处理器，将微处理器n个GPIO管脚形成的n个片选信号设置为跟随微处理器四线SPI硬核片选信号电平的变化而变化。
微计算机和微处理器之间通过USB接口、串口、并口或者火线通信。
步骤203、微计算机根据SPI总线目标从器件特性逐页下发命令和数据流到微处理器，微处理器再作为主SPI器件将数据流同时下载到n个SPI总线目标从器件中。
步骤204、设置一个计数器，初始值为1，然后微计算机通过微计算机外设接口通知微处理器，指定微处理器的n个GPIO管脚形成的n个片选信号中的一个片选信号设置为跟随微处理器四线SPI硬核片选信号电平的变化而变化，其余的片选信号保持为无效电平状态。
步骤205、微计算机根据SPI总线目标从器件特性逐页下发命令到微处理器，微处理器再作为主SPI器件从所述设置为跟随微处理器四线SPI硬核片选信号电平的变化而变化的片选信号对应的SPI总线目标从器件中回读已下载的固件数据并上报给微计算机，微计算机利用内存中的固件数据和回读的固件数据进行校验；
步骤206、计数器加1，并判断计数器值是否小于n，如果小于或者等于n则返回步骤204，指定下一个片选信号，直至计数器值大于n，则表示已经遍历了所有SPI总线目标从器件，完成固件数据的分时校验。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉该技术的人在本发明所揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
Claims (6)
1.一种SPI总线接口的固件ISP烧录器，其特征在于，包括微计算机、微处理器和多路复用SPI总线目标从器件接口，所述微计算机通过外设接口与所述微处理器连接，所述微处理器通过多路复用SPI总线目标从器件接口与不少于1个的SPI总线目标从器件连接，所述微处理器进一步包括四线SPI硬核和不少于1个的GPIO管脚，所述四线SPI硬核的MOSI信号线、MISO信号线和SCK信号线扇出成并联的不少于1个MOSI/MISO/SCK总线，所述四线SPI硬核的片选信号线悬空，不少于1个的GPIO管脚构成片选信号线，所述MOSI/MISO/SCK总线和所述GPIO管脚构成的片选信号线与所述多路复用SPI总线目标从器件接口连接，并且所述GPIO管脚构成的片选信号线通过所述多路复用SPI总线目标从器件接口分别与对应的SPI总线目标从器件连接，
其中，所述微计算机用于将固件数据转换成所述SPI总线目标从器件所需的SPI命令和数据流下发给所述微处理器，
所述微处理器用于作为主SPI器件将数据流单独或同时下载到所述不少于1个的SPI总线目标从器件中，并且此时，微计算机还用于通过微计算机外设接口通知微处理器，将微处理器所述不少于1个的GPIO管脚形成的不少于1个的片选信号均设置为跟随微处理器四线SPI硬核片选信号电平的变化而变化；
所述微处理器还用于从指定的其中一个SPI总线目标从器件回读校验，并且此时，微计算机还用于通过微计算机外设接口通知微处理器，指定微处理器的所述不少于1个的GPIO管脚形成的不少于1个的片选信号中的一个片选信号设置为跟随微处理器四线SPI硬核片选信号的电平的变化而变化，其余的片选信号保持为无效电平状态。
2.根据权利要求1所述的一种SPI总线接口的固件ISP烧录器，其特征在于，所述SPI总线目标从器件是存储器芯片。
3.根据权利要求1所述的一种SPI总线接口的固件ISP烧录器，其特征在于，所述多路复用SPI总线目标从器件接口还包括总线驱动器，所述总线驱动器用于增强MOSI/MISO/SCK总线的扇出能力。
4.一种SPI总线接口的固件ISP烧录方法，其特征在于，包括以下步骤：
A、微计算机读入固件数据到内存中，并获得SPI总线目标从器件的数量n，其中n为正整数；
B、微计算机通过微计算机外设接口通知微处理器，将微处理器的相应于SPI总线目标从器件的n个GPIO管脚形成的n个片选信号设置为跟随微处理器的四线SPI硬核的片选信号电平的变化而变化，其中所述微处理器通过多路复用SPI总线目标从器件接口与SPI总线目标从器件连接，并且所述微处理器的四线SPI硬核的MOSI信号线、MISO信号线和SCK信号线扇出成并联的不少于1个MOSI/MISO/SCK总线，所述四线SPI硬核的片选信号线悬空，所述MOSI/MISO/SCK总线和所述GPIO管脚构成的片选信号线与所述多路复用SPI总线目标从器件接口连接，并且所述GPIO管脚构成的片选信号线通过所述多路复用SPI总线目标从器件接口分别与对应的SPI总线目标从器件连接；
C、微计算机根据SPI总线目标从器件特性逐页下发命令和数据流到微处理器，微处理器再作为主SPI器件将数据流同时下载到n个SPI总线目标从器件中；
D、微计算机通过微计算机外设接口通知微处理器，指定微处理器的相应于SPI总线目标从器件的n个GPIO管脚形成的n个片选信号中的一个片选信号设置为跟随微处理器四线SPI硬核片选信号的电平的变化而变化，其余的片选信号保持为无效电平状态；
E、微计算机根据SPI总线目标从器件特性逐页下发命令到微处理器，微处理器再作为主SPI器件从所述设置为跟随微处理器四线SPI硬核片选信号电平的变化而变化的片选信号对应的SPI总线目标从器件中回读已下载的固件数据并上报给微计算机，微计算机利用内存中的固件数据和回读的固件数据进行校验；
F、返回步骤D，指定下一个片选信号，直至遍历了所有SPI总线目标从器件，完成固件数据校验。
5.根据权利要求4所述的一种SPI总线接口的固件ISP烧录方法，其特征在于，微计算机和微处理器之间通过USB接口、串口、并口或者火线通信。
6.根据权利要求4所述的一种SPI总线接口的固件ISP烧录方法，其特征在于，所述SPI总线目标从器件是存储器芯片。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Owner name: SICHUAN SUPERXON INFORMATION TECHNOLOGY CO., LTD. Free format text: FORMER NAME: SUPERXON TECHNOLOGY (CHENGDU) CO., LTD. |
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Address after: 7, No. 216, No. 610000 South City Road, Chengdu hi tech Zone, Sichuan, 101, 201 Patentee after: SICHUAN SUPERXON INFORMATION TECHNOLOGY Co.,Ltd. Address before: 7, No. 216, No. 610041 South City Road, Chengdu hi tech Zone, Sichuan, 101, 201 Patentee before: Superxon (Chengdu) Technology Ltd. |
|
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: Firmware ISP writer and writing method for SPI bus interface Effective date of registration: 20141113 Granted publication date: 20111221 Pledgee: Chengdu high investment financing Company limited by guarantee Pledgor: SICHUAN SUPERXON INFORMATION TECHNOLOGY Co.,Ltd. Registration number: 2014990000939 |
|
| PLDC | Enforcement, change and cancellation of contracts on pledge of patent right or utility model | ||
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| C56 | Change in the name or address of the patentee | ||
| CP03 | Change of name, title or address |
Address after: 610041, 0, Tianfu District, Tianfu Road, 599 century South Road, Chengdu hi tech Zone, Sichuan, 7, 201 Patentee after: Nine letter asset management Limited by Share Ltd. Address before: 7, No. 216, No. 610000 South City Road, Chengdu hi tech Zone, Sichuan, 101, 201 Patentee before: SICHUAN SUPERXON INFORMATION TECHNOLOGY Co.,Ltd. |
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| TR01 | Transfer of patent right |
Effective date of registration: 20160616 Address after: 610041 D, 7, Tianfu Software Park, 599 century South Road, Chengdu hi tech Zone, Sichuan, 201 Patentee after: CHENGDU SUPERXON INFORMATION TECHNOLOGY Co.,Ltd. Address before: 610041, 0, Tianfu District, Tianfu Road, 599 century South Road, Chengdu hi tech Zone, Sichuan, 7, 201 Patentee before: Nine letter asset management Limited by Share Ltd. |
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Granted publication date: 20111221 Termination date: 20180125 |
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| CF01 | Termination of patent right due to non-payment of annual fee |