CN101751348A - 存储器控制器和操作电可变非易失性存储装置的方法 - Google Patents
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Abstract
一种操作具有非易失性存储单元的阵列的NAND非易失性存储装置的控制器。该非易失性存储单元的阵列易于遭受存储在所述阵列的一个或多个存储单元中的数据丢失。所述控制器接口于主机装置并接收来自该主机装置的时间戳信号。所述控制器包括处理器，和具有存储由该处理器执行的程序代码的存储器。所述程序代码被配置为由该控制器接收来自该主机装置的时间戳信号；比较该接收的时间戳信号与所存储的信号，其中所存储的信号是通过该控制器在时间上较早地从该主机装置接收的时间戳信号；以及基于该比较步骤确定何时针对存储在该存储器阵列中的数据执行数据保持和刷新操作。
Description
技术领域
本发明涉及存储器控制器和操作易于随时间遭受数据丢失的电可变非易失性存储装置的方法。
背景技术
非易失性存储器在本领域中为公知。一个例子是电可变存储装置。可以将这些非易失性存储装置构造为例如浮栅型或俘获层型的。在任一情况中，电荷可以存储在多晶硅浮栅上或在绝缘俘获电荷层中。但迄今不为所知的一个事实是，根据这样的设计，这些存储装置中的一些不能保持存储了诸如5年或5年以上的持续时间的电荷。因为迄今对电可变非易失性存储装置的应用在消费电子领域，消费者还没有寻求到有需要对所精确存储的数据保持数年。然而，要应用这些装置到工业应用中，就需要这些装置能够对保存在浮栅或俘获层上的数据保持延长的时间段。
由Silicon Storage Technology(SST)公司制造的一种非易失性存储器是NOR装置并且被认为可以保留十(10)年或更长。然而，该SST存储器适合于存储由处理器或控制器执行的程序或代码。当用以存储数据，尤其是存储大量数据时，这样的使用昂贵。在降低成本的努力中，针对使用所开发的一种类型的存储器为NAND非易失性存储器。该NAND非易失性存储器的特征是具有多个块，每一块具有可同时擦除的多个位，该块作为整体被同时编程。尽管NAND非易失性存储器在基于每位的成本上比SST NOR型非易失性存储器更经济，但它们遭受到数据保持能力的问题。
具体地说，已经发现NAND非易失性存储器遭受数据丢失读取的保持能力。换言之，在NAND存储器被编程或在其中存储数据后，即使其没有经历诸如读取、写入等的任何电活动，数据丢失也随时间发生。尽管这种数据损失对于消费者使用(针对NAND存储器被设计的使用)不重要，但对于工业应用及长期存储来说，这种数据丢失变得不可接收。
因此，需要解决易受这样问题影响的非易失性存储器中的数据丢失的问题。
发明内容
因此，在本发明中公开了一种操作具有非易失性存储单元的阵列的非易失性存储装置的控制器。该非易失性存储单元的阵列易于遭受到存储在所述阵列的一个或多个存储单元中的数据的丢失。所述控制器接口于主机装置并接收来自该主机装置的时间戳信号。所述控制器包括处理器，和具有存储在其中的用于由该处理器执行的程序代码的存储器。所述程序代码配置为由该控制器接收来自该主机装置的该时间戳信号；比较该接收的时间戳信号与所存储的信号，其中该所存储的信号是由该控制器在时间上较早地从该主机装置接收的时间戳信号；以及根据该比较步骤确定何时针对存储在该存储器阵列中的数据执行数据保持和刷新操作。
另外，在本发明中公开了一种操作具有非易失性存储单元的阵列的非易失性存储装置的控制器。所述非易失性存储单元的阵列具有多个块，每个块具有一起被擦除的多个存储单元，所述控制器包括处理器，和具有存储在其中的用于由该处理器执行的程序代码的存储器。所述程序代码被配置为a)读取来自所述块之一的每一个该存储单元的数据；b)如果需要纠正数据，纠正数据以形成纠正的数据；c)如果存在纠正的数据，将纠正的数据写到所述阵列的不同块，并且如果读取的数据是未纠正的，则不写入该读取的数据；以及d)对该阵列的不同块重复执行步骤(a)-(c)直到所有块已被读取。
本发明还涉及一种操作具有非易失性存储单元的阵列的非易失性存储装置的控制器。所述非易失性存储单元的阵列具有多个块，每个块具有一起被擦除的多个存储单元，所述控制器包括处理器，和具有存储在其中的用于由该处理器执行的程序代码的存储器。所述程序代码被配置为a)读取来自所述块之一的每一个该存储单元的数据信号；b)比较该读取的数据信号与容限信号；c)如果比较步骤(b)的结果指示需要将对应于该数据信号的数据写到不同的存储单元，将对应于该数据信号的该数据写入所述阵列的不同块的不同存储单元，否则的话，不写入该数据；以及d)对该阵列的不同块重复执行步骤a)-c)直到所有块已被读取。
本发明还涉及用于执行每一个上述确认的功能的方法。
附图说明
图1为用于实施本发明的方法的本发明的系统的块级图；
图2为能够用在本发明中的NAND型存储器的块级图。
具体实施方式
参考图1示出了用于实施本发明的方法的系统10。该系统10包括诸如NAND存储器12的非易失性存储器12。该系统10还包括存储器控制器14，其具有嵌入其中的非易失性存储器16。该非易失性存储器16为NOR型并且优选为SST的NOR型，以便使数据保持能够保存一段相当长的时间而不遭受任何数据丢失。该非易失性存储器16用于存储用于操作控制器14和用于实施本发明的方法的程序代码。最后，该系统包括用于与存储器控制器14接口的主机装置20。
主机装置20通过地址总线22、数据总线24和控制器总线26电连接于控制器14。总线22、24和26可以串联或并联连接。它们还可以在同一主线上被多路复用或被单独地提供。
控制器14通过地址总线28和数据总线30连接到NAND非易失性存储器12。再次地，总线28和30可以并联或串联地连接。另外，它们也可以被多路复用。如所公知，NAND非易失性存储器12具有多个块，每个块具有同时一起被擦除的多个存储单元。
在本发明的方法中，当上电时，控制器14检索到存储在NOR非易失性存储器16中的计算机程序代码。随后控制器14等待接收来自主机装置20的时间戳信号。来自主机装置20的该时间戳信号指示“当前”时间。控制器14将在时间戳信号中提出的“当前”时间与存储在NOR非易失性存储器16中的时间信号进行比较以确定是否从控制器14最近一次已检查NAND存储器12的数据保持的时间已经经过了足够的时间。如果从控制器14最近一次已检查NAND存储器12的数据保持的时间已经经过了足够的时间，则控制器14启动用于检查数据保持的方法。
在该情况中，控制器通过读取来自NAND存储器12中的块之一的每一个存储单元的数据在该NAND存储器12上执行数据保持和刷新操作。因为控制器14具有错误纠正编码，如果所读取的数据包含错误，则由该控制器14纠正这样的数据。所纠正的数据(如果有的话)然后被写回到NAND存储装置12中的与读取该数据的块不同的块中。如果所读取的数据是正确的且不需要错误纠正，则使数据保留在当前块中。随后控制器14继续读取NAND存储器12的所有其余块的数据。
可替代地，控制器14可以将从块的每一个存储单元读取的数据与容限信号进行比较。如果对于一个块中的所有存储单元，从存储单元中读取的信号比该容限信号大，则使数据存储在其从中被读取的块中。然而，如果来自块的一个存储单元的信号比容限信号小，则来自块的存储单元的所有信号被写入到与从中读取来自该存储单元的该信号所在的块不同的块中。
尽管前面描述了主机装置20向控制器14发出时间戳信号，但还可以如下实现数据保持操作的方法。在正常工作期间，主机装置20向控制器14发出指令以启动数据保持检查操作。可替代的，NAND装置12中的存储单元的每一块可以具有与其相关联的寄存器。在“正常”读取操作期间，如果读取操作显示数据需要被纠正或从存储单元读取的信号相比于容限信号在容限之外，则设置与该块相关联的寄存器。一旦设置了寄存器，则NAND装置12的块随后可以被读取和写入到其他位置。
用于启动数据保持的方法的其他可能是在控制器14的上电或掉电时启动数据保持操作，即不需等待来自主机装置20的时间戳信号。其他可能的启动方法包括具有周期性执行数据保持操作的休眠电路(hibernation circuit)的控制器14，其中数据保持操作包括从块中读取数据及确定数据是否正确或确定数据是否在容限中，和什么都不作，或者将数据写入到不同块。
参考图2，示出了用在本发明的系统10中的NAND型存储器12的块级图。如公知的，NAND存储器12包括布置为多个行和列的NAND存储单元的阵列14。地址缓存器锁存器18接收用于寻址阵列14的地址信号。行解码器16解码在地址缓存器锁存器18中接收的地址信号并且在阵列14中选择相应的(多个)行的存储单元。所选择的(多个)存储单元通过列多路复用器20被多路复用并且由读出放大器22进行读出。参考偏置电路30产生3个不同的读出电平信号(或容限信号)，其由在读取操作期间提供给读出放大器22的四个容限信号：X1，X2，X3和X4来表示。
容限信号X1提供数据所需要的最小容限信号以在其浮栅上保持最大量的电荷。通过要求刷新操作，这可以确保在某一时间段有足够的电荷保持。容限信号X2为是正常容限读取信号的用户模式容限信号。容限信号X3为表示错误模式的容限信号并且提供如果数据保持在该水平而需要刷新操作的标记。最后，容限信号X4为表示数据需要ECC(错误纠正检查)协议以对其纠正的容限信号。
来自读出放大器22的有三种可能的输出：容限模式、用户模式、和错误模式。如果信号是容限模式输出或用户模式输出，则该信号被提供给比较器32。将来自该比较器32的信号提供给匹配电路34。如果匹配电路34指示不匹配，则设置用于被寻址的存储单元的特定行的标记以便指示需要执行刷新操作。
如果匹配电路34指示匹配，则控制器14作出是否设置错误位的决定。否则，则数据保持在正常范围内并且不需要进行刷新操作。即使利用ECC纠正了数据，读出放大器22的错误模式输出也设置错误位。如果错误位被设置，则将数据写入到阵列14的另一个部分并且需要进行数据刷新操作。
Claims (15)
1.一种操作非易失性存储装置的方法，该非易失性存储装置具有非易失性存储单元的阵列和用于控制该非易失性存储单元的阵列的控制器，该非易失性存储单元的阵列易于遭受存储在所述阵列的一个或多个存储单元中的数据丢失，所述存储装置用于接口于主机装置和用于接收来自该主机装置的时间戳信号，所述方法包括：
通过该控制器接收来自该主机装置的所述时间戳信号；
比较该接收的时间戳信号与所存储的信号，其中该所存储的信号是由该控制器在时间上较早地从该主机装置接收的时间戳信号；以及
基于该比较步骤确定何时针对存储在该存储器阵列中的数据执行数据保持和刷新操作。
2.根据权利要求1所述的方法，其中当该存储装置上电时该主机装置发送该时间戳信号。
3.根据权利要求1所述的方法，其中在该主机装置的硬件重置后该主机装置发送该时间戳信号。
4.根据权利要求1所述的方法，其中在该主机装置的软件重置后该主机装置发送该时间戳信号。
5.根据权利要求1所述的方法，还包括步骤：
当该比较步骤的结果指示出需要执行该数据保持和刷新操作时执行这样的操作。
6.根据权利要求5所述的方法，其中该非易失性存储单元的阵列具有多个块，每个块具有一起被擦除的多个存储单元，并且其中该控制器具有用于检测和纠正存储在存储单元的块中的数据中的一个或多个错误的能力。
7.根据权利要求6所述的方法，其中该数据保持和刷新操作包括：
a)读取来自所述块之一的每一个存储单元的数据；
b)如果需要纠正该数据，由该控制器纠正所述读取的数据以形成纠正的数据；
c)如果存在纠正的数据，将纠正的数据写到所述阵列的不同块；以及
d)对该阵列的不同块重复执行步骤(a)-(c)直到所有块已被读取。
8.根据权利要求6所述的方法，其中该数据保持和刷新操作包括：
a)读取来自所述块之一的每一个存储单元的数据；
b)比较该读出的数据信号与容限信号；
c)如果比较步骤(b)的结果指示需要将对应于该数据信号的数据写到所述阵列的不同的存储单元，则将对应于该数据信号的该数据写入到所述阵列的不同块的不同存储单元；以及
d)对该阵列的不同块重复执行步骤a)-c)直到所有块已被读取。
9.一种确定存储在非易失性存储单元的阵列中的数据信号的完整性的方法，其中该非易失性存储单元的阵列的特征为多个块，每个块具有一起被擦除的多个非易失性存储单元，所述方法包括：
a)读取来自所述块之一的每一个存储单元的数据；
b)如果需要纠正该数据，纠正所述读取的数据以形成纠正的数据；
c)如果存在纠正的数据，将纠正的数据写到所述阵列的不同块，和如果所读取的数据未纠正则不写所读取的该数据；以及
d)对该阵列的不同块重复执行步骤(a)-(c)直到所有块已被读取。
10.一种确定存储在非易失性存储单元的阵列中的数据信号的完整性的方法，其中该非易失性存储单元的阵列的特征为多个块，每个块具有一起被擦除的多个非易失性存储单元，所述方法包括：
a)读取来自所述块之一的每一个存储单元的数据信号；
b)比较所读取的该数据信号与容限信号；
c)如果比较步骤(b)的结果指示需要将对应于该数据信号的数据写到所述阵列的不同的存储单元，则将对应于该数据信号的该数据写入所述阵列的不同块的不同存储单元，否则不写该数据；以及
d)对该阵列的不同块重复执行步骤(a)-(c)直到所有块已被读取。
11.一种用于操作具有非易失性存储单元的阵列的非易失性存储装置的控制器，该非易失性存储单元的阵列易于遭受存储在所述阵列的一个或多个存储单元中的数据丢失，所述控制器用于接口于主机装置和用于接收来自该主机装置的时间戳信号，所述控制器包括：
处理器；
存储器，其具有存储在其中的由该处理器执行的程序代码，所述程序代码被配置为：
由该控制器接收来自该主机装置的所述时间戳信号；
比较该接收的时间戳信号与所存储的信号，其中所存储的信号是由该控制器在时间上较早地从该主机装置接收的时间戳信号；以及
基于该比较步骤确定何时针对存储在该存储器阵列中的数据执行数据保持和刷新操作。
12.根据权利要求11所述的控制器，其中所述非易失性存储单元的阵列具有多个块，每个块具有一起被擦除的多个存储单元，其中所述程序代码进一步被配置为：
a)读取来自所述块之一的每一个存储单元的数据；
b)如果需要纠正该数据，由该控制器纠正所述读取的数据以形成纠正的数据；
c)如果存在纠正的数据，将纠正的数据写到所述阵列的不同块；以及
d)对该阵列的不同块重复执行步骤(a)-(c)直到所有块已被读取。
13.根据权利要求11所述的控制器，其中所述非易失性存储单元的阵列具有多个块，每个块具有一起被擦除的多个存储单元，其中所述程序代码进一步被配置为：
a)读取来自所述块之一的每一个存储单元的数据信号；
b)比较该读出的数据信号与容限信号；
c)如果比较步骤(b)的结果指示需要将对应于该数据信号的数据写到所述阵列的不同的存储单元，则将对应于该数据信号的该数据写入到所述阵列的不同块的不同存储单元；以及
d)对该阵列的不同块重复执行步骤a)-c)直到所有块已被读取。
14.一种用于操作具有非易失性存储单元的阵列的非易失性存储装置的控制器，所述非易失性存储单元的阵列具有多个块，每个块具有一起被擦除的多个存储单元，所述控制器包括：
处理器；
存储器，其具有存储在其中的由该处理器执行的程序代码，所述程序代码被配置为：
a)读取来自所述块之一的每一个存储单元的数据；
b)如果需要纠正该数据，纠正所述读取的数据以形成纠正的数据；
c)如果存在纠正的数据，将纠正的数据写到所述阵列的不同块，和如果该读出的数据未纠正，则不写入该读出的数据；以及
d)对该阵列的不同块重复执行步骤(a)-(c)直到所有块已被读取。
15.一种用于操作具有非易失性存储单元的阵列的非易失性存储装置的控制器，所述非易失性存储单元的阵列具有多个块，每个块具有一起被擦除的多个存储单元，所述控制器包括：
处理器；
存储器，其具有存储在其中的由该处理器执行的程序代码，所述程序代码被配置为：
a)读取来自所述块之一的每一个存储单元的数据信号；
b)比较所读取的该数据信号与容限信号；
c)如果比较步骤(b)的结果指示需要将对应于该数据信号的数据写到所述阵列的不同的存储单元，将对应于该数据信号的该数据写入到所述阵列的不同块的不同存储单元，和否则不写该数据；以及
d)对该阵列的不同块重复执行步骤a)-c)直到所有块已被读取。
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| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20100623 |