CN101740475A

CN101740475A - 具有双镶嵌结构的半导体器件及其形成方法

Info

Publication number: CN101740475A
Application number: CN200810225758A
Authority: CN
Inventors: 孙武; 沈满华; 王新鹏
Original assignee: Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Beijing Corp
Priority date: 2008-11-11
Filing date: 2008-11-11
Publication date: 2010-06-16
Anticipated expiration: 2028-11-11
Also published as: CN101740475B

Abstract

本发明公开了一种具有双镶嵌结构的半导体器件的形成方法，包括步骤：提供衬底；在所述衬底上形成第一介质层；在所述第一介质层上形成通孔图形；形成通孔开口；检测所述通孔开口底部残留的所述第一介质层的剩余厚度；在所述第一介质层上和所述通孔开口内形成第二介质层；在所述第二介质层上形成沟槽图形；形成沟槽；去除所述第二介质层；根据所述剩余厚度调整第三刻蚀的工艺条件；进行第三刻蚀，以去除所述通孔开口底部残留的所述第一介质层；形成双镶嵌结构。本发明还公开了相应的一种具有双镶嵌结构的半导体器件。本发明的具有双镶嵌结构的半导体器件及其形成方法，在无刻蚀停止层下形成了高质量的双镶嵌结构，有效降低了双镶嵌结构的k值。

Description

具有双镶嵌结构的半导体器件及其形成方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种具有双镶嵌结构的半导体器件及其形成方法。

背景技术

随着集成电路的制作向超大规模集成电路(ULSI)发展，内部的电路密度越来越大，所含元件数量不断增加，使得晶片的表面无法提供足够的面积来制作所需的互连线(Interconnect)。因此，为了配合元件缩小后所增加的互连线需求，两层以上的多层金属互连线的设计，成为超大规模集成电路技术所必须采用的方法。其中，进入0.18微米工艺技术后，常采用铜和低介电常数(低k值，low dielectric constant)介质层的双镶嵌结构，其可以减小金属电阻及芯片的互连延迟，已成为高集成度、高速逻辑集成电路芯片制造的最佳方案。

双镶嵌结构通过在层间介质层内刻蚀形成通孔和沟槽，填充入导电材料，并利用化学机械研磨方法去除额外的导电材料，实现既能为每一金属层产生通孔又能产生引线。

下面简单介绍一种常用的双镶嵌结构的形成方法，图1至6为说明现有的双镶嵌结构形成方法的器件剖面示意图。图1为现有的双镶嵌结构形成方法中形成通孔图形后的器件剖面示意图，如图1所示，先在要形成双镶嵌结构的衬底101上沉积一层刻蚀停止层102，再在该刻蚀停止层102上沉积第一介质层103。接着，在第一介质层103上涂布光刻胶进行图形化处理，形成通孔图形105。

其中，刻蚀停止层102用于确保后面刻蚀形成通孔时对第一介质层103的刻蚀能较为均匀一致，且不损伤下层结构。在65nm或90nm工艺结点中，该刻蚀停止层102通常为含氮的碳化硅(NDC)材料。

另外，对于高集成度、高速器件，为降低寄生电容，第一介质层103必须选择低k值的介质层，如利用化学气相沉积方法形成的掺氟的氧化硅(FSG)。

图2为现有的双镶嵌结构形成方法中形成通孔开口后的器件剖面示意图，如图2所示，以光刻胶为掩膜对介质层103进行刻蚀形，在第一介质层103内形成了通孔开口105。由于下层的刻蚀停止层102的刻蚀速率要远小于第一介质层103的刻蚀速率，本步刻蚀会停止于刻蚀停止层102内。

图3为现有的双镶嵌结构形成方法中形成沟槽图形后的器件剖面示意图，如图3所示，形成通孔开口后，在第一介质层103上及通孔开口105内覆盖了第二介质层106。接着，再利用光刻技术在第二介质层106上定义出沟槽图形107。

图4为现有的双镶嵌结构形成方法中形成沟槽后的器件剖面示意图，如图4所示，刻蚀未被光刻胶保护的第二介质层106及部分第一介质层103，形成与至少一个通孔开口相连的沟槽108。

图5为现有的双镶嵌结构形成方法中形成双镶嵌开口后的器件剖面示意图，如图5所示，去除通孔开口105内及第一介质层103表面的第二介质层106，形成由通孔开口105及沟槽108组成的双镶嵌开口。

图6为现有的双镶嵌结构形成方法中形成双镶嵌结构后的器件剖面示意图，如图6所示，将通孔开口105底部的刻蚀停止层102去除，在通孔和沟槽内填充铜金属109，形成双镶嵌结构。

然而，当工艺结点进入45nm以后，对双镶嵌结构的k值要求更高，希望能达到2.2以下。上述现有的双镶嵌结构中采用的刻蚀停止层NDC的k值较高，约为4.6，使得整个双镶嵌结构的k值难以满足该低k值要求。

于2004年11月10日公开的公开号为CN1545726的中国专利申请公开了一种低k技术中的铜通孔的形成方法，该方法通过改变位于通孔的粘附层的结构来增强通孔和铜层之间的粘附力，解决其在热处理后出现的开路问题。但该方法并不能解决上述现有双镶嵌结构中k值较高，不能满足45nm及以下工艺结点要求的问题。

发明内容

本发明提供一种具有双镶嵌结构的半导体器件及其形成方法，以改善现有45nm及以下工艺结点的半导体器件中k值较高的现象。

为达到上述目的，本发明提供的一种具有双镶嵌结构的半导体器件的形成方法，包括步骤：

提供表面具有导电结构的衬底；

在所述衬底上形成第一介质层；

在所述第一介质层上形成通孔图形；

以所述通孔图形为掩膜进行第一刻蚀，以在所述第一介质层内形成通孔开口；

检测所述通孔开口底部残留的所述第一介质层的剩余厚度；

在所述第一介质层上和所述通孔开口内形成第二介质层；

在所述第二介质层上形成沟槽图形；

以所述沟槽图形为掩膜进行第二刻蚀，以形成沟槽，且所述沟槽下方至少有一个所述通孔开口；

去除所述第二介质层；

根据所述剩余厚度调整第三刻蚀的工艺条件；

进行第三刻蚀，以去除所述通孔开口底部残留的所述第一介质层；

在所述通孔开口和沟槽内填充铜金属，形成双镶嵌结构。

本发明具有相同或相应技术特征的一种具有双镶嵌结构的半导体器件，包括表面具有导电结构的衬底，且所述衬底上具有第一介质层，在所述第一介质层内具有与所述导电结构相连接的通孔，以及与至少一个所述通孔相连接的沟槽。

与现有技术相比，本发明具有以下优点：

本发明的具有双镶嵌结构的半导体器件及其形成方法，将现有的双镶嵌结构中的刻蚀停止层去除，改为利用自反馈方式严格控制双镶嵌结构中通孔的形成，在无刻蚀停止层下实现通孔刻蚀结果的均匀一致。在保证双镶嵌结构形成质量的前提下，有效地降低了双镶嵌结构的k值。

附图说明

图1为现有的双镶嵌结构形成方法中形成通孔图形后的器件剖面示意图；

图2为现有的双镶嵌结构形成方法中形成通孔开口后的器件剖面示意图；

图3为现有的双镶嵌结构形成方法中形成沟槽图形后的器件剖面示意图；

图4为现有的双镶嵌结构形成方法中形成沟槽后的器件剖面示意图；

图5为现有的双镶嵌结构形成方法中形成双镶嵌开口后的器件剖面示意图；

图6为现有的双镶嵌结构形成方法中形成双镶嵌结构后的器件剖面示意图；

图7为本发明具体实施例中具有双镶嵌结构的半导体器件形成方法的流程图；

图8为本发明具体实施例中形成第一介质层后的器件剖面示意图；

图9为本发明具体实施例中形成通孔图形后的器件剖面示意图；

图10为本发明具体实施例中形成通孔开口后的器件剖面示意图；

图11为本发明具体实施例中形成第二介质层后的器件剖面示意图；

图12为说明本发明具体实施例中形成沟槽图形后的器件剖面图；

图13为说明本发明具体实施例中形成沟槽后的器件剖面示意图；

图14为说明本发明具体实施例中形成双镶嵌结构开口后的器件剖面示意图；

图15为本发明具体实施例中形成双镶嵌结构后的器件剖面示意图；

图16为本发明具体实施例中第一刻蚀的刻蚀厚度及刻蚀时间之间的关系图；

图17为本发明具体实施例中第三刻蚀的刻蚀厚度及刻蚀时间之间的关系图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

本发明的处理方法可以被广泛地应用于各个领域中，并且可利用许多适当的材料制作，下面是通过具体的实施例来加以说明，当然本发明并不局限于该具体实施例，本领域内的普通技术人员所熟知的一般的替换无疑地涵盖在本发明的保护范围内。

其次，本发明利用示意图进行了详细描述，在详述本发明实施例时，为了便于说明，表示器件结构的剖面图会不依一般比例作局部放大，不应以此作为对本发明的限定，此外，在实际的制作中，应包含长度、宽度及深度的三维空间尺寸。

45nm及以下技术结点中，对所用材料的k值要求更高，现有的双镶嵌结构中采用的刻蚀停止层具有较高的k值，使得整个结构的k值无法满足器件制作的要求。为此，本发明采用了自反馈方式对通孔的两步刻蚀进行严格的控制，在无刻蚀停止层下确保了通孔的形成质量较好。

本发明提供了一种具有双镶嵌结构的半导体器件的形成方法，包括步骤：提供表面具有导电结构的衬底；在所述衬底上形成第一介质层；在所述第一介质层上形成通孔图形；以所述通孔图形为掩膜进行第一刻蚀，以在所述第一介质层内形成通孔开口；检测所述通孔开口底部残留的所述第一介质层的剩余厚度；在所述第一介质层上和所述通孔开口内形成第二介质层；在所述第二介质层上形成沟槽图形；以所述沟槽图形为掩膜进行第二刻蚀，以形成沟槽，且所述沟槽下方至少有一个所述通孔开口；去除所述第二介质层；根据所述剩余厚度调整第三刻蚀的工艺条件；进行第三刻蚀，以去除所述通孔开口底部残留的所述第一介质层；在所述通孔开口和沟槽内填充铜金属，形成双镶嵌结构。

可选地，在进行第一刻蚀之前，还可以根据检测得到的至少一片在先衬底的所述剩余厚度对所述第一刻蚀的工艺条件进行调整。

可选地，检测所述通孔开口底部残留的所述第一介质层的剩余厚度，包括步骤：

检测所述衬底的监测区域上所述第一介质层的残留厚度；

根据所述残留厚度确定所述通孔开口底部残留的第一介质层的剩余厚度。

其中，通孔图形利用光刻胶形成，且在形成通孔之后，检测剩余厚度之前，还包括步骤：

去除光刻胶。

其中，所述第一刻蚀的刻蚀速率大于所述第三刻蚀的刻蚀速率。

可选地，所述工艺条件包括刻蚀时间。

可选地，所述导电结构由金属铜形成，所述第一介质层由至少一层

介质材料形成，如，所述第一介质层可以由BD材料形成。

可选地，所述第二介质层利用旋涂方法形成。

本发明还提供一种具有双镶嵌结构的半导体器件，包括表面具有导电结构的衬底，且所述衬底上具有第一介质层，在所述第一介质层内具有与所述导电结构相连接的通孔，以及与至少一个所述通孔相连接的沟槽。

可选地，所述第一介质层为BD材料层。

可选地，所述第一介质层包括在所述衬底上形成的黑钻石层，在所述BD层上形成的TEOS氧化硅层，在所述TEOS氧化硅层上形成的抗反射层。

可选地，所述第二介质层为利用旋涂方法形成的介质材料层。

注意本发明中的通孔开口、双镶嵌开口是指在对应介质层内形成的对应连接孔，之后在通孔开口内填充金属形成的为通孔(或称通孔结构)，在双镶嵌开口内填充金属形成的为双镶嵌结构。，

图7为本发明具体实施例中具有双镶嵌结构的半导体器件形成方法的流程图，图8至15为说明本发明具体实施例中具有双镶嵌结构的半导体器件形成方法的器件剖面示意图，下面结合图7至图15对本发明的具体实施例进行详细介绍。

步骤701：提供表面具有导电结构衬底。

本实施例中的衬底可以为已形成金属氧化物半导体晶体管的衬底，也可以为已形成底层的铜金属连线结构的衬底。

步骤702：在所述衬底上形成第一介质层。

图8为本发明具体实施例中形成第一介质层后的器件剖面示意图，如图8所示，在衬底801上形成了第一介质层803。其中，衬底表面的导电结构未示出。

为提高刻蚀图形在刻蚀深度方面的均匀性、一致性，通常形成第一介质层之前，会先在衬底上生长一层刻蚀停止层。在0.13μm以上的工艺中，该层一般采用氮化硅材料，在0.13μm以下的工艺中，为与低k值的介质材料更好匹配，该刻蚀停止层通常为含氮或含氧的碳化硅层。

然而，对于高集成度、高速器件，尤其到45nm以下技术结点以后，为降低寄生电容，对所选用材料的低k值要求更为严格。如果仍在双镶嵌结构中采用具有高k值的刻蚀停止层，将会使得整个双镶嵌结构的k值难以满足要求。因此，本发明中不再生长传统的位于衬底801及第一介质层803之间的刻蚀停止层。

当然，双镶嵌结构中的第一介质层803必须选择低k值的介质材料，如利用化学气相沉积方法形成的掺氟的氧化硅(FSG)，掺碳的氧化硅(CDO)，未掺杂的氧化硅(USG)层，或者采用旋涂的方式(SOD)利用液态的胶状氧化硅基材料形成的多孔介质层等。本实施例中选用的是具有低k值的化学气相沉积方法制成的黑钻石(BD，Black Diamond)材料。其的厚度通常可以设置在3500至

之间，如为3500、4000、6500或

另外，在本发明的其它实施例中，该第一介质层803还可以由多层介质材料组成，如可以包括一层BD材料层，一层USG材料层等。

步骤703：在所述第一介质层上利用光刻胶形成通孔图形

图9为本发明具体实施例中形成通孔图形后的器件剖面示意图，如图9所示，在第一介质层803上利用光刻胶定义了通孔图形804。

本实施例中，是直接以光刻胶为掩膜对通孔进行刻蚀的，在本发明的其他实施例中，还可以在第一介质层803上再形成一层硬掩膜层(如可以生长一层氮化硅层作为硬掩膜)，先对该硬掩膜进行图形化处理，再以其为掩膜对其下的第一介质层803进行刻蚀形成通孔开口；或者在对该硬掩膜层进行图形化后，再以光刻胶及该硬掩膜层一起作为掩膜进行通孔开口的刻蚀，该硬掩膜层的存在，可以令形成的通孔边缘形状更好。

另外，为了提高光刻质量，在本发明的其它实施例中，还可以在第一介质层803上生长一层抗反射层。

步骤704：以所述通孔图形为掩膜进行第一刻蚀，以在所述第一介质层内形成通孔开口。

图10为本发明具体实施例中形成通孔开口后的器件剖面示意图，如图10所示，本步刻蚀后在第一介质层803内形成了通孔开口805。由于本实施例中将传统的用于确保刻蚀结果均匀、一致的刻蚀停止层去除了，本步第一刻蚀后可以在通孔开口内残留部分第一介质层803，该部分残留的第一介质层会在后面形成沟槽后去除(即第三刻蚀工艺)。也就是说，本步第一刻蚀后形成的通孔开口底部仍会残留一定厚度的第一介质层803，该厚度通常在50至

之间，如为50、100、200、300或等。

由于不再存在刻蚀速率差，本步刻蚀的一致性更难以实现。为此，本实施例中采用了自反馈方式对本步通孔开口的刻蚀进行了严格控制，以令本步刻蚀后通孔开口底部的第一介质层803的剩余厚度基本固定(本发明中，将第一刻蚀后通孔开口底部残留的第一介质803的厚度称为剩余厚度)。

本实施例中，还对该第一刻蚀工艺所用的工艺条件进行了优化，以达到较好的刻蚀效果。优化后的工艺条件包括：使用包含C₄F₈和O₂的刻蚀气体，且二者的流量比可以在4∶1至1∶1之间，如为2∶1。例如，可以将C₄F₈的流量设置在15sccm，O₂的流量设置在5sccm。

除C₄F₈和O₂刻蚀气体外，优化后的第一刻蚀工艺中还可以通入CH₂F₂及Ar气体，具体地，可将CH₂F₂的流量设置在5至15sccm之间，如为5、10或15sccm；将Ar的流量设置在300至600sccm之间，如为300、450或600sccm。

本实施例中，该第一刻蚀过程中的腔室压力设置在20至80mTorr之间，如为20、60或80mTorr；RF电源功率设置在2000至2500W之间，如为2000、2200或2500W。

步骤705：检测所述通孔开口底部残留的所述第一介质层的剩余厚度。

本实施例中，本步检测可以利用光学特征尺寸(OCD，OpticalCritical Dimension)测量设备实现。

本实施例中，该步检测得到的数据可以提供给两步刻蚀工艺，对其工艺条件进行修正，以得到最佳的刻蚀结果，不但在片与片之间提高了通孔开口刻蚀结果的一致性，还提高了每个衬底的通孔形成质量。具体地，该步检测数据可以用于以下两方面：

A、根据检测得到的至少一片在先衬底的所述剩余厚度对在后衬底的所述第一刻蚀的工艺条件，如刻蚀时间、刻蚀时的腔室压力、通入的气体流量等，进行调整(见步骤720)。

本发明中将在先刻蚀的衬底称为在先衬底，在后刻蚀的衬底称为在后衬底。注意到，除在刻蚀设备上进行刻蚀的第一片(或某种产品的衬底中被刻蚀的第一片)仅会作为在先衬底，最后一片仅会作为在后衬底外，每一个衬底既可以相对于在其后刻蚀的衬底而言为在先衬底，又可以相对于在其前刻蚀的衬底而言为在后衬底。但其中，对于仅能作为在先衬底使用的第一片刻蚀的衬底，由于没有在前刻蚀的衬底的情况作为参考，只能按照预计的刻蚀设备状态，根据其自身的刻蚀掩膜图形来确定其的实际刻蚀条件。通常可将样片或实验片作为该第一片刻蚀的衬底，其仅用于了解刻蚀设备的状态。

由于本实施例中在刻蚀形成通孔开口后，对每一个衬底都进行了通孔开口底部残留的第一介质层的剩余厚度的检测，因此，可以利用至少一片在先衬底，如前一片、前三片或前五片，的剩余厚度检测结果对在后衬底的第一刻蚀工艺条件进行调整，以确保每一片衬底在完成第一刻蚀后形成的通孔开口内残留的第一介质层的剩余厚度均基本相同。

通过上述向前的自反馈(利用在先衬底的刻蚀结果对在后衬底的刻蚀条件进行调整)，可以及时、准确地获得刻蚀设备的状态信息，避免了因不同刻蚀设备之间的差异，以及同一刻蚀设备本身的一些不稳定因素而导致的各衬底刻蚀结果不一致的现象，提高了对刻蚀工艺的控制力。改善了片与片之间刻蚀结果的一致性。令本步刻蚀可以在没有刻蚀停止层的情况下得到较为均匀、一致的结果。

图16为本发明具体实施例中第一刻蚀的刻蚀厚度及刻蚀时间之间的关系图，如图16所示，其横坐标为刻蚀时间，纵坐标为第一介质层的刻蚀厚度，1601为实验得到的数据点，1602为根据数据点1601拟合得到的线性曲线。可以看到，在第一刻蚀过程中，第一介质层的刻蚀厚度与刻蚀时间之间的线性相关性很好，可以很方便地利用对刻蚀时间的调整来实现对第一介质层803的刻蚀厚度的改变。

本实施例中，本步检测可以在去除光刻胶之后、清洗之前利用刻蚀设备自带的OCD装置实现；在本发明的其它实施例中，本步检测也可以在清洗之后再利用其它设备的OCD装置或专用的OCD设备实现。

本实施例中本步进行的是通孔开口底部的第一介质层的剩余厚度，在本发明的其它实施例中，也可以检测形成的通孔开口的尺寸(CD)，并对其实行上述向前的自反馈流程，以实现对通孔开口尺寸的严格控制。

本实施例中，因通孔开口尺寸较小，不易检测，本步检测还可以先检测得到第一刻蚀后衬底的监测区域(实际生产中，通常会在衬底的边缘位置形成一些特定的、用于专门监测各个工艺情况的图形，该类图形所在区域与正式器件相分离，该区域称为监测区域)上的第一介质层的残留厚度，再通过推算得到通孔开口底部的第一介质层的剩余厚度。因为监测区域尺寸通常较大，较易测量，且可以确保本步检测不会对正式器件造成损伤。虽然尺寸大的监测区域与尺寸小的通孔开口内残留的第一介质层的厚度并不相同，但通过实验应当可以推算出二者之间的换算关系。此时，本步检测具体包括步骤：

检测所述衬底的监测区域上所述第一介质层的残留厚度；

根据所述残留厚度确定所述通孔开口底部的第一介质层的剩余厚度。

B、根据所述剩余厚度调整第三刻蚀的工艺条件(步骤710)。

本实施例中，还可以利用本步检测得到的第一介质层803的剩余厚度对该步第三刻蚀的工艺条件进行调整(向后的自反馈)，以实现其刻蚀结果的一致性，确保其不会损伤其它结构，得到较好的刻蚀结果。

本实施例中，检测通孔开口底部的第一介质层的剩余厚度后，两次利用该检测结果分别进行了向前及向后的自反馈调整，以实现对形成通孔开口过程的良好控制。在本发明的其它实施例中，也可以仅采用上述向前、向后的两种自反馈方式中的任一种对形成通孔开口的过程进行控制。

步骤706：在所述第一介质层上和所述通孔开口内形成第二介质层。

图11为本发明具体实施例中形成第二介质层后的器件剖面示意图，如图11所示，第一刻蚀完成后，去除了残留的光刻胶，接着，在第一介质层803上及通孔开口805内覆盖了第二介质层806。

本实施例中，为了较好地填充通孔开口805，同时能得到较为平坦的表面，该第二介质层806采用了利用旋涂方法形成的DUO材料层。

步骤707：在所述第二介质层上形成沟槽图形。

图12为说明本发明具体实施例中形成沟槽图形后的器件剖面图，如图12所示，本步通常是利用光刻技术在第二介质层806上定义出沟槽的图形807。

步骤708：以所述沟槽图形为掩膜进行第二刻蚀，以形成沟槽，且所述沟槽下方至少有一个所述通孔开口。

图13为说明本发明具体实施例中形成沟槽后的器件剖面示意图，如图13所示，利用干法刻蚀技术刻蚀未被光刻胶保护的第二介质层806及部分第一介质层803，形成与至少一个通孔开口805相连的沟槽808。

步骤709：去除所述第二介质层。

图14为说明本发明具体实施例中形成双镶嵌结构开口后的器件剖面示意图，如图14所示，去除第一介质层803表面及通孔开口805内余下的第二介质层806。

形成的沟槽808下方的通孔805可以有一个或多个，具体地，可以根据电路的功能设计安排每一个沟槽下所对应的通孔的情况，通常至少会有一个。形成沟槽808后，还需要将位于通孔开口805底部的残留的第一介质层803去除。

步骤710：根据所述剩余厚度调整第三刻蚀的工艺条件。

图17为本发明具体实施例中第三刻蚀的刻蚀厚度及刻蚀时间之间的关系图，如图17所示，其横坐标为刻蚀时间，纵坐标为第一介质层的刻蚀厚度，1701为实验得到的数据点，1702为根据数据点1701拟合得到的线性曲线。可以看到，在第三刻蚀中，虽然采用了不同的工艺条件，令第一介质层的刻蚀速率明显下降，但第一介质层的刻蚀厚度与刻蚀时间之间的线性相关性仍很好，仍可以很方便地通过调整刻蚀时间实现对第一介质层803的刻蚀厚度的改变。

由于已利用前面步骤705检测了通孔开口805底部残留的第一介质层803的剩余厚度，且如图17所示，在第三刻蚀中第一介质层的刻蚀厚度与刻蚀时间之间具有很强的线性相关性，本实施例中，可以直接根据实际检测得到的本片的通孔开口底部的第一介质层的剩余厚度对第三刻蚀中的刻蚀时间参数进行调整。如果剩余厚度较大，则延长刻蚀时间；如果剩余厚度较小，而缩短刻蚀时间。

步骤711：进行第三刻蚀，以去除所述通孔开口底部残留的所述第一介质层。

由于此时需去除的第一介质层较薄，本实施例中，通过将工艺条件进行调整，令其的刻蚀速率低于第一刻蚀中的刻蚀速率，以更好地控制本步刻蚀。具体地，本步中刻蚀速率较低可以通过减小刻蚀气体流量，改变腔室压力等方式来实现。

采用了本实施例中的上述方法后，在本步第三刻蚀完成后，可以实现在没有刻蚀停止层的情况下，较为均匀一致地完成通孔开口的刻蚀。

另外，由于通孔开口底部是与下层的导电结构相连，其通常为铜金属。而铜金属的刻蚀速率与第一介质层相差很远。当第三刻蚀中对第一介质层的刻蚀较为均匀时，只需加入少量的过刻蚀时间，就可以实现既保证各通孔开口刻蚀到位，又不损伤下层的铜金属。最终实现在没有刻蚀停止层的情况下形成高质量的通孔开口。

步骤712：在通孔开口及沟槽内填充金属，形成双镶嵌结构。

接着，利用电化学镀(ECP，Electro Chemical Plating)的方法在通孔开口和沟槽内填充铜金属，再利用化学机械研磨(CMP，ChemicalMechanical Polishing)方法去除双镶嵌结构外的多余铜金属，形成双镶嵌结构。

图15为本发明具体实施例中形成双镶嵌结构后的器件剖面示意图，如图15所示，利用第三刻蚀将通孔开口805底部残留的第一介质层803刻蚀去除，形成双镶嵌结构开口，再在该双镶嵌结构开口中填充铜金属809，形成了双镶嵌结构。

采用本实施例的方法形成了一种具有双镶嵌结构的半导体器件，该器件包括表面具有导电结构的衬底，且所述衬底上具有第一介质层，在所述第一介质层内具有与所述导电结构相连接的通孔，以及与至少一个所述通孔相连接的沟槽。

其中，第一介质层可以为黑钻石(BD)材料层，也可以为由多种介质材料组成的复合材料层，如可以包括在所述衬底上形成的黑钻石层，在所述黑钻石层上形成的TEOS氧化硅层，以及在所述TEOS氧化硅层上形成的抗反射层。

其中，第二介质层可以为利用旋涂方法形成的介质材料层，如利用旋涂方法形成的DUO材料层。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims

1.一种具有双镶嵌结构的半导体器件的形成方法，其特征在于，包括步骤：

提供表面具有导电结构的衬底；

在所述衬底上形成第一介质层；

在所述第一介质层上形成通孔图形；

检测所述通孔开口底部残留的所述第一介质层的剩余厚度；

在所述第一介质层上和所述通孔开口内形成第二介质层；

在所述第二介质层上形成沟槽图形；

去除所述第二介质层；

根据所述剩余厚度调整第三刻蚀的工艺条件；

在所述通孔开口和沟槽内填充铜金属，形成双镶嵌结构。

2.如权利要求1所述的形成方法，其特征在于：在进行第一刻蚀之前，还可以根据检测得到的至少一片在先衬底的所述剩余厚度对所述第一刻蚀的工艺条件进行调整。

3.如权利要求1或2所述的形成方法，其特征在于，检测所述通孔开口底部残留的所述第一介质层的剩余厚度，包括步骤：

检测所述衬底的监测区域上所述第一介质层的残留厚度；

4.如权利要求1或2所述的形成方法，其特征在于，所述形成通孔图形利用光刻胶实现，且在形成通孔之后，检测剩余厚度之前，还包括步骤：

去除光刻胶。

5.如权利要求1或2所述的形成方法，其特征在于：所述第一刻蚀的刻蚀速率大于所述第三刻蚀的刻蚀速率。

6.如权利要求1或2所述的形成方法，其特征在于：所述工艺条件包括刻蚀时间。

7.如权利要求1或2所述的形成方法，其特征在于：所述导电结构由金属铜形成。

8.如权利要求1或2所述的形成方法，其特征在于：所述第一介质层由至少一层介质材料形成。

9.如权利要求8所述的形成方法，其特征在于：所述第一介质层由黑钻石材料形成。

10.如权利要求1或2所述的形成方法，其特征在于：所述第二介质层利用旋涂方法形成。

11.一种具有双镶嵌结构的半导体器件，包括表面具有导电结构的衬底，其特征在于：所述衬底上具有第一介质层，在所述第一介质层内具有与所述导电结构相连接的通孔，以及与至少一个所述通孔相连接的沟槽。

12.如权利要求11所述的形成方法，其特征在于：所述第一介质层为黑钻石材料层。

13.如权利要求11所述的形成方法，其特征在于：所述第一介质层包括在所述衬底上形成的黑钻石层，在所述黑钻石层上形成的TEOS氧化硅层，在所述TEOS氧化硅层上形成的抗反射层。

14.如权利要求11所述的形成方法，其特征在于：所述第二介质层为利用旋涂方法形成的介质材料层。