CN101740456A

CN101740456A - 浅沟槽结构制造方法及快闪存储器

Info

Publication number: CN101740456A
Application number: CN200810202830A
Authority: CN
Inventors: 蔡建祥; 陈清
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2008-11-17
Filing date: 2008-11-17
Publication date: 2010-06-16
Anticipated expiration: 2028-11-17
Also published as: CN101740456B

Abstract

本发明涉及浅沟槽结构制造方法及快闪存储器，其中，浅沟槽结构制造方法包括步骤：提供半导体衬底，所述半导体衬底上形成有浅沟槽，所述浅沟槽内依照原位蒸汽生成方法形成有第一氧化物层；在第一氧化物层之上形成第二氧化物层；用高浓度等离子体-化学气相沉积工艺在沟槽内填充氧化物至封闭所述浅沟槽。与现有技术相比，本发明在快闪存储器浅沟槽内的ISSG氧化物层之上额外沉积有一层高温氧化物层，可以在填充沟槽时保护ISSG氧化物层不被破坏，并可以改善浅沟槽内的应力环境，修复浅沟槽内的缺陷，进而提高闪存的电学性能。

Description

浅沟槽结构制造方法及快闪存储器

技术领域

本发明涉及半导体器件的制造领域，尤其涉及浅沟槽结构制造方法及由此形成的快闪存储器。

背景技术

目前，快闪存储器(Flash)，又称为闪存，已经成为非挥发性存储器的主流。根据结构不同，闪存可分为或非闪存(NOR Flash)和与非闪存(NANDFlash)两种。其中，或非闪存因为读取速度快，适合于手机或主板等需要记录系统编码的应用。而与非闪存因为高密度及高写入速度，特别适合多媒体资料存储。尤其近几年，与非闪存几乎以保持每年密度加倍的速度演进。最新一代的与非闪存技术已达每晶粒(die)可以存储32Gb的高容量水平。而从工艺上来说，闪存可分为浮栅结构闪存(floating gate Flash)和电荷能陷存储结构闪存(CTF，charge-trapping Flash)两类。浮栅结构是将电荷存储于多晶硅(poly silicon)之内。

上述两种闪存结构中的栅极和栅极之间需要进行电隔离。随着半导体制造技术的进步，浅沟槽隔离(STI，Shallow Trench Isolation)方法已经逐渐取代了传统半导体器件制造所采用如局部硅氧化法等其他隔离方法。浅沟槽隔离方法与其他隔离方法相比有许多优点，主要包括：1、STI方法可以获得较窄的半导体器件隔离宽度，从而提高器件密度；2、STI方法可以提升表面平坦度，因而可在光刻时有效控制最小线宽。

美国专利第6503815号公开一种形成浅沟槽的方法，包括步骤：提供具有氧化硅层的衬底，氮化硅层形成于所述氧化硅层之上；在所述衬底上形成沟槽；在所述沟槽的侧墙和底部形成侧墙氧化物层；在具有氧和氢氧根的氛围中执行原位蒸汽生成(in-situ steam generation，ISSG)工艺对侧墙氧化物层进行再氧化，在沟槽内形成ISSG氧化物层；用电介质材料填充所述沟槽。

由于现有技术对沟槽进行填充采用的是高浓度等离子-化学气相沉积(High Density Plasma-Chemical Vapour Deposition，HDP-CVD)工艺，而又因为ISSG氧化物层比较松散且厚度较薄，因此在填充沟槽时容易被破坏，导致闪存的电学性能下降。

发明内容

本发明所要解决的技术问题是：如何防止ISSG氧化物层在填充沟槽时被破坏，进而提高闪存的电学性能。

为解决上述技术问题，根据本发明的一个方面，提供一种浅沟槽结构制造方法，包括步骤：提供半导体衬底，所述半导体衬底上形成有浅沟槽，所述浅沟槽内依照原位蒸汽生成方法形成有第一氧化物层；在第一氧化物层之上形成第二氧化物层；用高浓度等离子体-化学气相沉积工艺在沟槽内填充氧化物至封闭所述浅沟槽。

可选地，所述第一氧化物层的厚度为2纳米至4纳米。

可选地，形成所述第一氧化物层为氧化硅层。

可选地，所述第二氧化物层的厚度为8纳米至12纳米。

可选地，形成所述第二氧化物层为致密氧化硅层。

可选地，形成第二氧化物层的工艺为高温氧化物沉积工艺。

根据本发明的另一个方面，提供一种快闪存储器，所述快闪存储器中的浅沟槽内覆有用原位蒸汽生成工艺形成有第一氧化物层，所述第一氧化物层上覆有用化学气相沉积形成的第二氧化物层。

可选地，所述第二氧化物层由高温氧化物沉积工艺所形成。

与现有技术相比，本发明在快闪存储器浅沟槽内的ISSG氧化物层之上额外沉积有一层高温氧化物层，可以在填充沟槽时保护ISSG氧化物层不被破坏，并可以改善浅沟槽内的应力环境，修复浅沟槽内的缺陷，进而提高闪存的电学性能。

附图说明

图1为根据本发明一个实施例浅沟槽结构制造方法的流程图；

图2至图4为根据上述流程制造浅沟槽结构的示意图；

图5为根据现有技术所制造的闪存的VG-ID曲线；

图6为根据本发明一个实施例所制造的闪存的VG-ID曲线。

具体实施方式

窄宽度效应(Narrow Width Effect)是影响闪存电学性能的一个重要因素。窄宽度效应是因为STI边沿几何尺寸、应力和沿着沟道宽度方向上掺杂分布不均匀造成。这些效应对器件电流有很大的影响，使MOS驱动电流的差异可以达到30％，而使关断电流的差异更可超过两倍。

为了减少窄宽度效应，本领域人员通常会在闪存结构的STI沟槽内利用ISSG方法形成一层薄且稀松的氧化物层，即ISSG氧化物层，用于修复STI沟槽内的衬底晶格缺陷以及改善沟槽内衬底表面应力，还可以对沟槽内的衬底表面起到保护的作用，防止后续填充工艺伤害衬底。

但是，在利用HDP对沟槽进行填充时，由于HDP具有一定的刻蚀能力，且ISSG氧化物层本身性质的薄且稀松，因此ISSG层非常容易被破坏，导致HDP填充物直接与STI沟槽内的硅衬底接触，使得STI沟槽内的应力变化，甚至会破坏沟槽内的晶格，使晶格产生缺陷，从而导致MOS的导通阈值电压VT增大，进而导致闪存性能下降。

然而，如果用其他覆层替代ISSG氧化物层，又会有新的问题出现。因为STI沟槽内覆层的形成步骤在MOS栅极形成步骤之后，由于ISSG工艺对硅的消耗较少，所形成的氧化物薄膜的厚度较薄。所以，ISSG对栅极多晶硅层侧壁的侵蚀和消耗也较少。而如果采用干法或湿法原位氧化在沟槽内形成覆层，栅极多晶硅层的侧壁也会被消耗，而且与ISSG工艺相比，对栅极多晶硅层两侧侧壁的消耗大大增加，从而导致栅极长度的大幅减小。栅极长度的减小对于闪存性能的降低将是无法忽略的。

因此，如何既保留ISSG工艺对栅极多晶硅层侧壁的保护优势，又可以减小HDP沟槽填充对衬底的影响所导致的闪存性能的下降，是本发明重点关注的问题。

为此，如图1所示，本发明提供一种浅沟槽结构制造方法，包括步骤：

S101，提供半导体衬底，所述半导体衬底上形成有浅沟槽，所述浅沟槽内用原位蒸汽生成工艺形成有第一氧化物层；

S102，在第一氧化物层之上形成第二氧化物层；

S103，用高浓度等离子体沉积工艺在浅沟槽内填充氧化物至封闭所述浅沟槽。

下面结合附图对上述方法进行详细说明。

如图2所示，提供半导体衬底201。半导体衬底201上形成有栅极结构202。半导体衬底201上栅极结构202之间形成有用于对栅极结构202进行电隔离的浅沟槽203。在半导体衬底201上形成栅极结构202和浅沟槽203的方法已为本领域技术人员所熟知，在此不再赘述。

为了减少窄宽度效应，利用ISSG工艺在浅沟槽203内形成一层厚度约为3纳米的第一氧化物层，即ISSG氧化物层204。形成ISSG氧化物层204的具体工艺已为本领域技术人员所熟知，在此不再赘述。

由于ISSG工艺是对硅的原位氧化，即构成ISSG氧化物层204的材料为氧化硅，在未有保护的、暴露的硅表面都会被氧化。因此，ISSG氧化物层204除了形成在浅沟槽203底部，还形成在栅极结构202的侧壁上。ISSG氧化物层204除了修复浅沟槽203内的衬底晶格缺陷以及改善浅沟槽203内衬底表面应力，实际上还形成了对栅极结构202和浅沟槽203的保护。

如前所述，由于ISSG工艺对硅的消耗量较少，所形成的ISSG氧化物层204的厚度仅为2至4纳米，因此，ISSG工艺对栅极结构202侧壁的侵蚀和消耗也较少，从而可以降低因形成ISSG氧化物层204所导致的对闪存性能的影响。

依照ISSG工艺而形成的ISSG氧化物层204的厚度较薄，材质稀松，具有拉应力的效果，且可以修补浅沟槽203内的晶格缺陷，是减少窄宽度效应不可或缺的一层覆层。

然后执行步骤S102，在ISSG氧化物层204之上形成第二氧化物层205，形成如图3所示的结构。形成第二氧化物层205的具体工艺为高温氧化物(High temperature Oxide，HTO)沉积工艺，该工艺已为本领域技术人员所熟知，在此不再赘述。

形成第二氧化物层205的目的是为了防止ISSG氧化物层204在后续填充工艺中被破坏，从而导致窄宽度效应被放大，进而导致由此制造的闪存器件的电学性能下降。

由沉积方法所形成的第二氧化物层205的厚度约为8纳米至12纳米，制造第二氧化物层205的材料可以是氧化硅。

并且由于沉积所形成的第二氧化物层205的质地比较致密，不仅可以防止后续填充工艺对ISSG氧化物层204的破坏，还形成一层压应力的覆层，与ISSG氧化物层204有一定的应力抵消，从而更优化浅沟槽203的应力环境，降低窄宽度效应。

最后执行步骤S103，用高浓度等离子体沉积工艺在浅沟槽203内填充氧化物206至封闭所述浅沟槽203，形成如图4所示的结构。填充浅沟槽203的方法为以SiH₄、O₂和Ar的混合气体作为等离子化的气体源的高浓度等离子-化学气相沉积(High Density Plasma-Chemical Vapour Deposition，HDP-CVD)工艺对沟槽进行填充，该工艺的具体实施方法已为本领域技术人员所熟知，在此不再赘述。

另外，本发明还提供一种根据上述方法形成的快闪存储器，所述快闪存储器中的浅沟槽内覆有用原位蒸汽生成工艺形成有第一氧化物层，所述第一氧化物层上覆有用化学气相沉积形成的第二氧化物层。

上述形成第二氧化物层的化学气相沉积方法具体为高温氧化物沉积工艺所形成。

上述第一氧化物层的厚度为2纳米至4纳米，具体地，第一氧化物层的厚度为3纳米。

另外，第一氧化物层的材料可以为氧化硅。

此外，第二氧化物层的厚度可以为8纳米至12纳米。

第二氧化物层的材料也是氧化硅，但与第一氧化物层不同的是，第二氧化物层为致密氧化硅层。

用现有技术所制造的闪存的VG-ID曲线如图5所示，而经过本发明所述工艺所制造的闪存的VG-ID曲线如图6所示。

从图5可知，用现有技术所制造的闪存，当栅极宽长分别为10μm和0.45μm时，PMOS的导通阈值电压为-0.62V；而当栅极宽长分别为0.5μm和0.45μm时，PMOS的导通阈值电压为-0.88V，两者相差0.26V。

上述导通阈值电压的差别正是由于窄宽度效应所引起的。如前所述，根据现有技术所制造的闪存，这种窄宽度效应是由于ISSG氧化物层204在沟槽填充时被破坏所造成的。

从图6可知，用本发明所述的工艺制造的闪存，当栅极宽长分别为10μm和0.45μm时，PMOS的导通阈值电压为-0.61V；而当栅极宽长分别为0.5μm和0.45μm时，PMOS的导通阈值电压为-0.70V，两者相差0.09V。

从图6和图5的对比可知，根据本发明所述的工艺制造的闪存，由于ISSG氧化物层204被第二氧化物层205所保护，并且两者的应力方向相反，形成部分应力抵消，使得窄宽度效应降低，进而使得栅极宽度变化所导致的MOS导通阈值电压漂移减小，从而提高了闪存的电学性能。

本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims

1.一种浅沟槽结构制造方法，其特征在于，包括步骤：

提供半导体衬底，所述半导体衬底上形成有浅沟槽，所述浅沟槽内依照原位蒸汽生成方法形成有第一氧化物层；

在第一氧化物层之上形成第二氧化物层；

用高浓度等离子体-化学气相沉积工艺在沟槽内填充氧化物至封闭所述浅沟槽。

2.如权利要求1所述的浅沟槽结构制造方法，其特征在于：所述第一氧化物层的厚度为2纳米至4纳米。

3.如权利要求1所述的浅沟槽结构制造方法，其特征在于：形成所述第一氧化物层的材料为氧化硅。

4.如权利要求1所述的浅沟槽结构制造方法，其特征在于：所述第二氧化物层的厚度为8纳米至12纳米。

5.如权利要求1所述的浅沟槽结构制造方法，其特征在于：形成所述第二氧化物层为致密氧化硅层。

6.如权利要求1所述的浅沟槽结构制造方法，其特征在于：形成所述第二氧化物层的方法为高温氧化物沉积工艺。

7.一种快闪存储器，其特征在于：所述快闪存储器中的浅沟槽内覆有用原位蒸汽生成工艺形成有第一氧化物层，所述第一氧化物层上覆有用化学气相沉积形成的第二氧化物层。

8.如权利要求7所述的快闪存储器，其特征在于：所述化学气相沉积具体为高温氧化物沉积工艺。

9.如权利要求7所述的快闪存储器，其特征在于：所述第一氧化物层的厚度为2纳米至4纳米。

10.如权利要求7所述的快闪存储器，其特征在于：所述第一氧化物层的材料为氧化硅。

11.如权利要求7所述的快闪存储器，其特征在于：所述第二氧化物层的厚度为8纳米至12纳米。

12.如权利要求7所述的快闪存储器，其特征在于：所述第二氧化物层为致密氧化硅层。