CN101729047B

CN101729047B - 用于实现纳米级延时的电路结构

Info

Publication number: CN101729047B
Application number: CN2008101552757A
Authority: CN
Inventors: 刘晓飞; 刘新宇; 肖天昊
Original assignee: SUZHOU ZHONGKE INTEGRATED CIRCUIT DESIGN CENTER CO Ltd
Current assignee: SUZHOU ZHONGKE INTEGRATED CIRCUIT DESIGN CENTER CO Ltd
Priority date: 2008-10-29
Filing date: 2008-10-29
Publication date: 2012-06-20
Anticipated expiration: 2028-10-29
Also published as: CN101729047A

Abstract

本发明涉及一种用于实现纳米级延时的电路结构，其特点是：包括晶体管M1～M13，晶体管M1、M2、M3、M4、M5相互并联，各自的源端分别连接电源，各自的漏端分别连接，晶体管M6的漏端与栅级和晶体管M7的栅级，晶体管M6、M7组成一个电流镜，晶体管M7、M8串联，晶体管M8、M9组成缓冲器的第一级反相器，晶体管M10，M11，M12，M13，串联组成缓冲器的第二级反相器，缓冲器的充、放电电流受到数字控制电流源的控制，当晶体管M5常开时，通过开启或者关闭M1～M4来调整流过缓冲器的电流，实现延时变化。采用本发明后，数字控制向量直接对应延时值，降低了设计难度，提高电路的可重用性。

Description

用于实现纳米级延时的电路结构

技术领域

本发明涉及一种集成电路的设计构造，尤其涉及一种用于实现纳米级延时的电路结构。

背景技术

通过控制流过缓冲器的电流大小来控制电路的延时，延时精度可调，是目前较为常见的控制发式。缓冲器的充、放电电流，由两个NMOS管组成的电流镜提供，电流镜作为CMOS集成电路的主要基本单元之一，广泛应用于各种模拟集成电路设计。最为常见的是通过Hspice的仿真来确定MOS晶体管的尺寸大小。

发明内容

本发明的目的就是为了解决现有技术中存在的上述问题，提供一种用于实现纳米级延时的电路结构

本发明的目的通过以下技术方案来实现：

用于实现纳米级延时的电路结构，其中：包括晶体管M1～M13，晶体管M1、M2、M3、M4、M5相互并联，各自的源端分别连接电源，各自的漏端分别连接，晶体管M6的漏端与栅级和晶体管M7的栅级，晶体管M6、M7组成一个电流镜，晶体管M7、M8串联，晶体管M8、M9组成缓冲器的第一级反相器，晶体管M10，M11，M12，M13，串联组成缓冲器的第二级反相器，缓冲器的充、放电电流受到数字控制电流源的控制，当晶体管M5常开时，通过开启或者关闭M1～M4来调整流过缓冲器的电流，实现延时变化。

上述的用于实现纳米级延时的电路结构，其中：所述的晶体管M1、M2、M3、M4、M5、M9、M11、M13为P型晶体管，晶体管M6、M7、M8、M10、M12为N型晶体管。

进一步地，上述的用于实现纳米级延时的电路结构，其中：所述的晶体管M1、M2、M3、M4的连接关系为并联，各个晶体管器沟道的宽长比的大小按照二进制的方式进行分配，成等比数列。

更进一步地，上述的用于实现纳米级延时的电路结构，其中：所述的由晶体管M8、M9、M10、M11组成的缓冲器为电路的主体，用来传输信号。

更进一步地，上述的用于实现纳米级延时的电路结构，其中：所述的晶体管M12、M13是两组并联的MOS晶体管，用来增大缓冲器的延时，使其延时达到纳秒级。

再进一步地，上述的用于实现纳米级延时的电路结构，其中：所述的晶体管M5以及M12、M13的尺寸根据最大延时值确定。

本发明技术方案的突出的实质性特点和显著的进步主要体现在：数字控制向量直接对应延时值，降低了设计难度，提高电路的可重用性。为本领域的技术进步拓展了空间，实施效果好。

附图说明

本发明的目的、优点和特点，将通过下面优选实施例的非限制性说明进行图示和解释。这些实施例仅是应用本发明技术方案的典型范例，凡采取等同替换或者等效变换而形成的技术方案，均落在本发明要求保护的范围之内。这些附图当中，

图1是本发明实施示意图；

具体实施方式

如图1所示的用于实现纳米级延时的电路结构，其特别之处在于：包括晶体管M1～M13，晶体管M1、M2、M3、M4、M5相互并联，各自的源端分别连接电源，各自的漏端分别连接，晶体管M6的漏端与栅级和晶体管M7的栅级，晶体管M6、M7组成一个电流镜3，晶体管M7、M8串联，晶体管M8、M9组成缓冲器的第一级反相器1，晶体管M10，M11，M12，M13，串联组成缓冲器的第二级反相器2，缓冲器的充、放电电流受到数字控制电流源的控制，当晶体管M5常开时，通过开启或者关闭M1～M4来调整流过缓冲器的电流，实现延时变化。

进一步来看，由晶体管M8、M9、M10、M11组成的缓冲器为电路的主体，用来传输信号。所述的晶体管M1、M2、M3、M4、M5、M9、M11、M13为P型晶体管，晶体管M6、M7、M8、M10、M12为N型晶体管。同时，就本发明较佳的实施例出发，晶体管M1、M2、M3、M4的连接关系为并联，各个晶体管器沟道的宽长比的大小按照二进制的方式进行分配，成等比数列。同时晶体管M12、M13是两组并联的MOS晶体管，用来增大缓冲器的延时，使其达到纳秒级别。

具体来说，该用于实现纳米级延时的电路结构是由4个PMOS晶体管M1、M2、M3、M4，并联组成电路结构。通过改变4个输入端口a、b、c、d的控制向量，来控制流过缓冲器的电流大小，最终达到控制缓冲器延时的目的。常开的PMOS晶体管M5的尺寸可以根据实际的需要进行调整，通常是根据所需要的最大延时值来确定PMOS晶体管M5的尺寸。

再进一步来看，仅仅通过调节PMOS晶体管M5的大小，并不足以使缓冲器的延时达到纳秒级别，为此，最后一级反相器的上下两端各加了一组并联的晶体管M12、M13，用来加大缓冲器的延时。并联的MOS管数量可调，可调至实际所需的延时值。由于所要求的延时值较大，达到了纳秒级，可以通过Hspice的仿真验证，来确定最终的并联晶体管的数量。

再者，本发明设有一对NMOS组成的电流镜3，由晶体管M6和晶体管M7组成，为缓冲器提供充放电电流。当然，为了更好地控制反相器充放电，电流管的尺寸设计的要比组成反相器的晶体管尺寸要小。

并且，由于控制电路用了4个PMOS管组成，这样根据控制向量的变化整个电路延时的变化达到了16种：abcd＝0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110、1111。但在实际的应用中，会有更高的，或者更低的精度要求。因此，有更高的精度要求时，增加控制电路PMOS管的个数，若有更低的精度要求，则相应的减少PMOS管的个数。PMOS管的尺寸按照二进制的方式进行分配，分配方法如下：首先根据所需要的最小延时确定所有控制管等效管的总尺寸(W/L)_M0，其次N个控制管(M1，M2，M3......Mn)每一个具体的控制管(W/L)＝2^i-1/2^N-1(W/L)_M0其中的i＝1，2，...，N。

通过上述的文字表述并结合附图可以看出，采用本发明后，数字控制向量直接对应延时值，函数关系具有较好的线性度和单调关系，降低了设计难度，提高电路的可重用性。

Claims

1.用于实现纳米级延时的电路结构，其特征在于：包括晶体管M1～M13，晶体管M1、M2、M3、M4、M5相互并联，各自的源端分别连接电源，各自的漏端分别连接晶体管M6的漏端与栅级和晶体管M7的栅级，晶体管M6、M7组成一个电流镜，晶体管M7、M8串联，晶体管M8、M9组成缓冲器的第一级反相器，晶体管M10，M11，M12，M13，串联组成缓冲器的第二级反相器，缓冲器的充、放电电流受到数字控制电流源的控制，当晶体管M5常开时，通过开启或者关闭M1～M4来调整流过缓冲器的电流，实现延时变化。

2.根据权利要求1所述的用于实现纳米级延时的电路结构，其特征在于：所述的晶体管M1、M2、M3、M4、M5、M9、M11、M13为P型晶体管，晶体管M6、M7、M8、M10、M12为N型晶体管。

3.根据权利要求1所述的用于实现纳米级延时的电路结构，其特征在于：所述的晶体管M12、M13是两组并联的MOS晶体管，用来增大缓冲器的延时，使其延时达到纳秒级。

4.根据权利要求1所述的用于实现纳米级延时的电路结构，其特征在于：所述的晶体管M5以及M12、M13的尺寸根据最大延时值确定。