CN101692600A - 一种谐波抑制混频器 - Google Patents

Abstract

一种谐波抑制混频器，采用一组混频核心电路与时变负载级联，在本振及负载控制时序的作用下实现谐波抑制混频功能，该混频器主要包括主体混频级、时变负载级、时变负载控制时钟产生电路三部分：由混频级和时变负载级各自的时变特性函数相乘来实现传统三相谐波抑制混频器的三相混频功能，从而达到谐波抑制的作用。本发明相对于传统的谐波抑制混频器具有功耗低、谐波抑制比高、失配低、思路新颖、电路结构简单等特点。

Description

一种谐波抑制混频器

技术领域

本发明涉及一种谐波抑制混频器，能有效消除谐波混频；具有功耗低、谐波抑制比高、失配低、思路新颖、电路结构简单等特点。

背景技术

在射频信号接收链路中，混频器的作用在于将输入射频信号下变频至基带或者中频以便于后续模块进行处理。目前主流的混频器是采用基于吉尔伯特单元的双平衡开关混频器，其原理是将输入信号与一sgn函数相乘。Sgn函数的傅里叶变换表达式为：

上式即为混频器混频的基本原理，从中可以看出。输入信号与第一项相乘，实现输入信号频谱按本振频率搬移。

由于sgn函数傅里叶展开式含有本振频率的三次、五次等奇次谐波分量，所以此种基于吉尔伯特单元的混频器除了将输入信号进行跨度为本振频率的频谱搬移以外，还会将输入信号进行三倍本振频率和五倍本振频率的频谱搬移。比如输入信号中心频率为2M，本振频率为2.2M，下变频后的信号频率变为200K。但是，由于混频器的固有谐波混频特性，6.8M和11.2M的干扰信号会分别被本振信号的三次、五次谐波混频至200K的输出信号频率处造成混叠。

为了避免此现象，通常的做法是在输入端级联带通滤波器，将信道以外的频率滤除。但是对于宽带信号如AM(500KHz---22MHz)，地面数字电视(170MHz---860MHz)等，往往一个频道的三阶和五阶谐波都处于接收频段内，这就必须采用中心频率可调的带通跟踪滤波器，增加了系统成本。

为了消除谐波混频效应对接收质量的影响，最为有效的方法是从根本上消除混频器的谐波混频特性。由此便产生了谐波抑制混频器的概念。

传统的谐波抑制混频器采用如下的思路：采用三组混频核心电路，由三组不同相位相同频率的本振信号驱动。相位分别为-45度、0度、45度，通过调节三组混频核心电路的跨导，使得三组混频电路的增益分别为

从图4中可以看出，对于本振信号频率，三组混频输出信号叠加的结果与只有一组0度相位的本振信号驱动情况相似，而且增益增加一倍。对于本振的三倍和五倍频率，其叠加效果正好相互抵消，数学推导如下式所示。

${\mathrm{sgn}}^{\′}\left(v_{\mathrm{LO}}\right)=\frac{4}{\mathrm{\π}}[\sin \left({\mathrm{\ω}}_{\mathrm{LO}}t\right)+\frac{\sqrt{2}}{2}\sin ({\mathrm{\ω}}_{\mathrm{LO}}t+\frac{\mathrm{\π}}{4})+\frac{\sqrt{2}}{2}\sin ({\mathrm{\ω}}_{\mathrm{LO}}t-\frac{\mathrm{\π}}{4})-\frac{1}{3}\sin \left({3\mathrm{\ω}}_{\mathrm{LO}}t\right)-\frac{1}{3}\frac{\sqrt{2}}{2}\sin ({3\mathrm{\ω}}_{\mathrm{LO}}t+\frac{3\mathrm{\π}}{4})$

$-\frac{1}{3}\frac{\sqrt{2}}{2}\sin ({3\mathrm{\ω}}_{\mathrm{LO}}t+\frac{3\mathrm{\π}}{4})+\frac{1}{5}\sin \left({5\mathrm{\ω}}_{\mathrm{LO}}t\right)+\frac{1}{5}\sin \left({5\mathrm{\ω}}_{\mathrm{LO}}t\right)+\frac{1}{5}\frac{\sqrt{2}}{2}\sin ({5\mathrm{\ω}}_{\mathrm{LO}}t+\frac{5\mathrm{\π}}{4})+\frac{1}{5}\frac{\sqrt{2}}{2}\sin ({5\mathrm{\ω}}_{\mathrm{LO}}t-\frac{5\mathrm{\π}}{4})-\·\·\·]$

$=\frac{8}{\mathrm{\π}}\sin \left({\mathrm{\ω}}_{\mathrm{LO}}t\right)$

达到了谐波抑制的效果。但是这样的结构有其固有缺陷。首先，三组混频核心电路及所对应三相本振产生电路结构复杂。而且三组混频核心电路的尺寸必须严格匹配，否则会因失配导致谐波抑制比的下降；但是这样的严格匹配是很难实现的。其次三组混频器间的增益关系是通过改变放大管宽长比来确立，很难达到的比例关系。一定程度上也限制了谐波抑制比。

发明内容

技术问题：本发明的目的在于提供一种结构简单、思路新颖的新型谐波抑制混频器。

技术方案：本发明目的通过以下方法实现：采用一组混频核心电路与时变负载级联，在本振及负载控制时序的作用下实现谐波抑制混频功能。该混频器主要包括主体混频级、时变负载级、时变负载控制时钟产生电路三部分：

主体混频级主要包括射频放大第一PMOS管，第二PMOS管，第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管和第一负载电阻、第二负载电阻；

时变负载级主要包括第三电阻、第四电阻和相对应的第七NMOS开关管和第八NMOS开关管；其中，第三电阻、第四电阻的阻值为第一负载电阻、第二负载电阻R2的0.707倍；

时变负载控制时钟产生电路以本振4倍频率信号作为输入信号，经一路反相二分频电路和一路四分频电路分别产生时变负载控制时钟信号和本振信号；

主体混频级和时变负载级一起构成了谐波抑制混频器主体电路部分，其中第一PMOS管，第二PMOS管的栅极分别接射频输入信号的正负级，源极接电源，第一PMOS管的漏极接第三PMOS管、第四PMOS管的源极；第二PMOS管的漏极接第五PMOS管、第六PMOS管的源极。第三PMOS管、第六PMOS管的栅极接本振信号正极，第四PMOS管(M4)、第五PMOS管的栅极接本振信号负极；第一负载电阻一端接地，另一端接第三电阻、第五PMOS管的漏极；第二负载电阻一端接地，另一端接第四PMOS管、第六PMOS管的漏极；第七NMOS开关管和第八NMOS开关管的源端接地，栅极接时变负载控制时钟；第三电阻的一端接第七NMOS开关管的漏极，另一端接第五PMOS管、第三PMOS管的漏极；第四电阻的一段接第八NMOS开关管的漏极，另一端接第四PMOS管、第六PMOS管的漏极；第三PMOS管、第五PMOS管的漏极为混频器输出端正极，第四PMOS管(M4)、第六PMOS管的漏极为混频器输出端负极。

时变负载控制时钟电路中，二分频电路由两D触发器级联组成，第一D触发器和第二D触发器构成一级二分频器，第一D触发器的时钟信号接频率综合器输出信号正极，第二D触发器的时钟信号接频率综合器输出负极，第一D触发器的输出端Q和Q分别接到第二D触发器的输入端D和D；第二D触发器的输出端Q和Q分别接到第一D触发器的输入端D和D；第二D触发器的输出端Q经过第一缓冲器作为时变负载控制信号；

第三D触发器、第四D触发器构成一级二分频器，第三D触发器的时钟信号接频率综合器输出负极，第四D触发器的时钟信号接频率综合器输出信号正极，第三D触发器的输出端Q和Q分别接到第四D触发器的输入端D和D；第四D触发器的输出端Q和Q分别接到第三D触发器的输入端D和D；第五D触发器、第六D触发器构成下一级二分频器，第五D触发器的时钟信号接第四D触发器的输出Q；第六D触发器的时钟信号接第四D触发器的输出Q；第六D触发器的输出端Q接第二缓冲器作为本振信号正极LO+，第六D触发器的输出端Q接第三缓冲器作为本振信号负极LO-。

有益效果：思路新颖、结构简单，主体电路由三组混频核心电路减少到一组。时钟电路相比三相混频器时钟电路大幅简化；失配的可能性被降低，谐波抑制比可以达到50dB以上。

附图说明

图1为本发明的混频器主体电路图；

图2为本发明的混频器本振及时变负载控制时钟产生电路框图；

图3为本发明的混频器本振及时变负载控制时钟产生电路原理图；

图4为传统三相谐波抑制混频器电路原理图及谐波抑制原理示意图；

图5为三相谐波抑制混频器三相本振信号瞬态波形及等效开关函数；

图6为本发明的单相谐波抑制混频器实现原理示意图；

图7为本发明的本振及可变负载控制时钟信号输出波形；

图8为本发明的谐波抑制混频器对输入三次谐波的抑制效果仿真图；

图9为本发明的谐波抑制混频器对输入三次谐波的抑制效果仿真图。

具体实施方式

谐波抑制混频器采用一组混频核心电路与时变负载级联，在本振及负载控制时序的作用下实现谐波抑制混频功能。该混频器主要包括主体混频级、时变负载级、时变负载控制时钟产生电路三部分：

主体混频级主要包括射频放大第一PMOS管M1，第二PMOS管M2，第三PMOS管M3、第四PMOS管M4、第五PMOS管M5、第六PMOS管M6和第一负载电阻R1、第二负载电阻R2；

时变负载级主要包括第三电阻R3、第四电阻R4和相对应的第七NMOS开关管M7和第八NMOS开关管M8；其中，第三电阻R3、第四电阻R4的阻值为第一负载电阻R1、第二负载电阻R2的0.707倍；

时变负载控制时钟产生电路以本振4倍频率信号作为输入信号，经一路反相二分频电路和一路四分频电路分别产生时变负载控制时钟信号和本振信号；

主体混频级和时变负载级一起构成了谐波抑制混频器主体电路部分，其中第一PMOS管M1，第二PMOS管M2的栅极分别接射频输入信号的正负级，源极接电源VDD，第一PMOS管M1的漏极接第三PMOS管M3、第四PMOS管M4的源极；第二PMOS管M2的漏极接第五PMOS管M5、第六PMOS管M6的源极。第三PMOS管M3、第六PMOS管M6的栅极接本振信号正极LO+，第四PMOS管M4、第五PMOS管M5的栅极接本振信号负极LO-；第一负载电阻R1一端接地，另一端接第三电阻R3、第五PMOS管M5的漏极；第二负载电阻R2一端接地，另一端接第四PMOS管M4、第六PMOS管M6的漏极；第七NMOS开关管M7和第八NMOS开关管M8的源端接地，栅极接时变负载控制时钟T1；第三电阻R3的一端接第七NMOS开关管M7的漏极，另一端接第五PMOS管M5、第三PMOS管M3的漏极；第四电阻R4的一段接第八NMOS开关管M8的漏极，另一端接第四PMOS管M4、第六PMOS管M6的漏极；第三PMOS管M3、第五PMOS管M5的漏极为混频器输出端正极，第四PMOS管M4、第六PMOS管M6的漏极为混频器输出端负极。

时变负载控制时钟电路中，二分频电路由两D触发器级联组成，第一D触发器I1和第二D触发器I2构成一级二分频器，第一D触发器I1的时钟信号接频率综合器输出信号正极T0+，第二D触发器I2的时钟信号接频率综合器输出负极T0-，第一D触发器I1的输出端Q和Q分别接到第二D触发器I2的输入端D和D；第二D触发器I2的输出端Q和Q分别接到第一D触发器I1的输入端D和D；第二D触发器I2的输出端Q经过第一缓冲器B1作为时变负载控制信号T1；

第三D触发器I3、第四D触发器I4构成一级二分频器，第三D触发器I3的时钟信号接频率综合器输出负极T0-，第四D触发器I4的时钟信号接频率综合器输出信号正极T0+，第三D触发器I3的输出端Q和Q分别接到第四D触发器I4的输入端D和D；第四D触发器I4的输出端Q和Q分别接到第三D触发器I3的输入端D和D；第五D触发器I5、第六D触发器I6构成下一级二分频器，第五D触发器I5的时钟信号接第四D触发器I4的输出Q；第六D触发器I6的时钟信号接第四D触发器I4的输出Q；第六D触发器I6的输出端Q接第二缓冲器B2作为本振信号正极LO+，第六D触发器I6的输出端Q接第三缓冲器B3作为本振信号负极LO-。

下面结合附图与具体实施方式对本发明作进一步详细描述。

传统的谐波抑制混频器的谐波抑制原理十分直观，如图4所示，系直接采用三组混频核心电路实现三组不同相位本振的混频。电路复杂、失配风险大，而且如要使三组混频核心电路均达到噪声和线性度的要求则要增加三倍的电流消耗。此外，三相时钟产生电路同样具有结构上的复杂性。因此，尽量减少混频核心电路和时钟数目，将有助于改善上述缺陷。

传统谐波抑制混频器在原理上采用的是一种直观的方法，三个混频核心电路分别由-45度、0度、45度的本振信号驱动。其本振信号为-1到1的开关函数；三组混频电路的输出效果对于本振频率处是正向叠加的效果，而在本振奇次谐波处则是抵消的效果；原理如图4所示。

根据傅里叶变换的可加性，傅里叶变换的和等于和的傅里叶变换。本发明的思路即是用等效的时变特性，直接实现三组不同相位的开关函数的叠加效果。三组不同相位的开关函数和直接叠加后的开关函数由图5所示。本发明用传统的双平衡混频级加上时变负载实现图5中的叠加开关函数。

从叠加后的开关函数可以看出，此函数可以由一频率为本振频率的sgn开关函数和一个2倍本振频率，相位延迟45度，幅度从0.414到1的方波信号相乘得到；其原理如图6所示。Sgn函数可以通过一组双平衡开关加方波本振的方式实现，与前述的方波信号相乘可以通过周期性改变负载阻抗大小实现；即负载阻抗值根据一个2倍本振频率，相位延迟45度的方波信号从0.414倍阻抗到1倍阻抗来回切换。

图1到图3给出了主体电路原理图和本振及时钟电路原理图。主体电路为传统的吉尔伯特混频器在负载上并联一组选通电阻。此电阻值为原负载电阻的0.707倍。吉尔伯特结构的作用在于实现sgn函数，可变负载的作用在于实现负载阻抗从0.414倍到1倍的转换。

本振及时钟产生电路的作用是产生可变负载的时变控制信号。该电路以本振4倍频率信号作为输入信号，经一路反相二分频和一路四分频分别产生时变负载控制时钟信号和本振信号；其输出结果如图7所示，从上到下依次为本振负极、本振正极和负载时钟信号时域波形图；与图6的原理相对应。

图8和图9分别给出了本发明的混频器对3次谐波和5次谐波的抑制效果；深色为相同增益普通混频器的输出频谱图，浅色为本发明混频器的输出频谱图。横左边为输出频率，纵坐标为对应的输出信号幅度。从图中可以发现，使用本发明所述的电路结构和方法，可以实现50dB以上的奇次谐波抑制比。

以上所述仅为本发明的较佳实施方式，本发明的保护范围并不以上述实施方式为限，但凡本领域普通技术人员根据本发明所揭示内容所作的等效修饰或变化，皆应纳入权利要求书中记载的保护范围内。

Claims (2)

1.一种谐波抑制混频器，其特征在于：采用一组混频核心电路与时变负载级联，在本振及负载控制时序的作用下实现谐波抑制混频功能，该混频器主要包括主体混频级、时变负载级、时变负载控制时钟产生电路三部分：

主体混频级主要包括射频放大第一PMOS管(M1)，第二PMOS管(M2)，第三PMOS管(M3)、第四PMOS管(M4)、第五PMOS管(M5)、第六PMOS管(M6)和第一负载电阻(R1)、第二负载电阻(R2)；

时变负载级主要包括第三电阻(R3)、第四电阻(R4)和相对应的第七NMOS开关管(M7)和第八NMOS开关管(M8)；其中，第三电阻(R3)、第四电阻(R4)的阻值为第一负载电阻(R1)、第二负载电阻R2的0.707倍；

时变负载控制时钟产生电路以本振4倍频率信号作为输入信号，经一路反相二分频电路和一路四分频电路分别产生时变负载控制时钟信号和本振信号；

主体混频级和时变负载级一起构成了谐波抑制混频器主体电路部分，其中第一PMOS管(M1)，第二PMOS管(M2)的栅极分别接射频输入信号的正负级，源极接电源(VDD)，第一PMOS管(M1)的漏极接第三PMOS管(M3)、第四PMOS管(M4)的源极；第二PMOS管(M2)的漏极接第五PMOS管(M5)、第六PMOS管(M6)的源极。第三PMOS管(M3)、第六PMOS管(M6)的栅极接本振信号正极(L0+)，第四PMOS管(M4)、第五PMOS管(M5)的栅极接本振信号负极(L0-)；第一负载电阻(R1)一端接地，另一端接第三电阻(R3)、第五PMOS管(M5)的漏极；第二负载电阻(R2)一端接地，另一端接第四PMOS管(M4)、第六PMOS管(M6)的漏极；第七NMOS开关管(M7)和第八NMOS开关管(M8)的源端接地，栅极接时变负载控制时钟(T1)；第三电阻(R3)的一端接第七NMOS开关管(M7)的漏极，另一端接第五PMOS管(M5)、第三PMOS管(M3)的漏极；第四电阻(R4)的一段接第八NMOS开关管(M8)的漏极，另一端接第四PMOS管(M4)、第六PMOS管(M6)的漏极；第三PMOS管(M3)、第五PMOS管(M5)的漏极为混频器输出端正极，第四PMOS管(M4)、第六PMOS管(M6)的漏极为混频器输出端负极。

2.根据权利要求1所述的谐波抑制混频器，其特征在于：时变负载控制时钟电路中，二分频电路由两D触发器级联组成，第一D触发器(I1)和第二D触发器(I2)构成一级二分频器，第一D触发器(I1)的时钟信号接频率综合器输出信号正极(T0+)，第二D触发器(I2)的时钟信号接频率综合器输出负极(T0-)，第一D触发器(I1)的输出端Q和Q分别接到第二D触发器(I2)的输入端D和D；第二D触发器(I2)的输出端Q和Q分别接到第一D触发器(I1)的输入端D和D；第二D触发器(I2)的输出端Q经过第一缓冲器(B1)作为时变负载控制信号(T1)；

第三D触发器(I3)、第四D触发器(I4)构成一级二分频器，第三D触发器(I3)的时钟信号接频率综合器输出负极(T0-)，第四D触发器(I4)的时钟信号接频率综合器输出信号正极(T0+)，第三D触发器(I3)的输出端Q和Q分别接到第四D触发器(I4)的输入端D和D；第四D触发器(I4)的输出端Q和Q分别接到第三D触发器(I3)的输入端D和D；第五D触发器(I5)、第六D触发器(I6)构成下一级二分频器，第五D触发器(I5)的时钟信号接第四D触发器(I4)的输出Q；第六D触发器(I6)的时钟信号接第四D触发器(I4)的输出Q；第六D触发器(I6)的输出端Q接第二缓冲器(B2)作为本振信号正极L0+，第六D触发器(I6)的输出端Q接第三缓冲器(B3)作为本振信号负极L0-。

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