CN101692215A - 串行管理接口控制方法和装置 - Google Patents

Abstract

本发明提供了一种串行管理接口控制方法和装置，方法包括：获取SMI写操作信息，时序修改并发送给外部PHY芯片；获取SMI读操作信息，时序修改并发送给外部PHY芯片；获取SMI读写操作的写入数据和读出数据；调整写入数据与读出数据不一致时的时序，使写入数据与读出数据相一致；获取写入数据和读出数据一致时的时序调整强度值；根据时序调整强度值对后续的SMI读写操作的时序进行调整。本发明利用在写入数据和读出数据不一致的时候，对时序进行调整，直到写入数据和读出数据一致，这样可以使得时序适配，由此实现了CPU不用考虑外部外挂PHY芯片的时序适配性，能够使CPU适应所有的PHY芯片，对所有PHY芯片的自适应。

Description

串行管理接口控制方法和装置

技术领域

本发明涉及通信技术领域，尤其涉及一种串行管理接口控制方法和装置。

背景技术

图1为现有的交换机构架的示意图，如图1所示，在现有的交换机构加中，通常是通过串行管理接口(Serial Management Interfaces，SMI)来对物理层(Physical Layer，PHY)芯片94进行管理，一般采用媒体访问层(MediaAccess Layer，MAC)芯片93自带的串行管理接口(Serial ManagementInterfaces，SMI)930与PHY芯片94的相对应的SMI接口940连接，然后CPU91通过PCI接口92连接到MAC芯片93，CPU91在管理PHY芯片94时，都是通过MAC芯片93的SMI接口930间接访问PHY芯片94的。

其访问过程是，CPU91通过外设部件互连标准(Peripheral ComponentInterconnect，PCI)接口92访问MAC芯片93，然后MAC芯片93通过SMI接口930访问PHY芯片94，如果CPU91需要访问PHY芯片94时，是通过MAC芯片93实现间接访问的。

随着技术的发展，MAC芯片和PHY芯片的类型越来越多，并且功能也各有不同，不同厂家生产的PHY芯片和MAC芯片在对SMI接口的时序要求定义上有可能不同，并且存在工艺上的差异等，这样就会导致SMI接口时序不达标，即时钟信号沿和数据信号沿之间的误差太大。

并且通常MAC芯片是不能调节SMI接口时序的，所以一旦出现时序不达标的情况，现有的方法是在电路中添加延时器件或依靠走线延时来使SMI接口信号时序达标。

如图2所示，为现有的交换机构架的另一示意图，如果MAC芯片93和PHY芯片94的SMI时序出现不达标的情况时，需要在MAC芯片93和PHY芯片94的SMI接口连接中间加入了走线延迟或延时器件90，以便使SMI接口时序满足指标。

所以，现有的方式需要对每一个PHY芯片增加走线或者是延迟器件，由此使得结构变得很复杂，而且当PHY芯片增加时，需要的走线长度及延时器件也会增加，这样会使板上器件变得过于庞大CPU不易于管理，布板也会变得很困难。

目前，现有的一种通过调节采样时钟来使得同步数据接收更加可靠的技术，是在发送单元和接收单元之间采用同步方式进行通信时，对到达接收单元的数据信号变化沿和采样时钟信号采样沿之间的时间间隔进行测量分析；如果数据信号变化沿与采样时钟信号采样沿之间的时间间隔小于接收单元的建立/保持时间，则对采样时钟信号做调相处理。

该技术需要首先判断上层发送单元发送出来的时序是否可靠然后再对非可靠时序进行修改，属于对错误时序信号的补偿纠错，因为依靠硬件电路实现，所以系统复杂。

发明内容

本发明的目的是为了克服现有技术的缺陷，提供了一种串行管理接口控制方法和装置，结构简单，而且调节灵活，能够自适应的调节时钟信号来适应不同的HPY芯片。

为实现上述目的，本发明提供了一种串行管理接口控制方法，所述方法包括：

获取串行管理接口SMI写操作信息，对所述的SMI写操作信息进行时序修改，并将时序修改后的SMI写操作信息发送给外部PHY芯片；

获取SMI读操作信息，对所述的SMI读操作信息进行时序修改，并将时序修改后的SMI读操作信息发送给外部PHY芯片；

获取SMI读写操作的写入数据和对应的读出数据；

调整所述写入数据与所述读出数据不一致时的时序，使所述写入数据与所述读出数据相一致；

获取所述写入数据和读出数据一致时的时序调整强度值；

根据所述的时序调整强度值对后续的SMI读写操作的时序进行调整。

为实现上述目的，本发明提供了一种串行管理接口控制装置，所述装置包括：

写操作单元，用于获取串行管理接口SMI写操作信息，对所述的SMI写操作信息进行时序修改，并将时序修改后的SMI写操作信息发送给外部PHY芯片；

读操作单元，用于获取SMI读操作信息，对所述的SMI读操作信息进行时序修改，并将时序修改后的SMI读操作信息发送给外部PHY芯片；

读写数据获取单元，用于获取SMI读写操作的写入数据和对应的读出数据；

读写数据比较单元，用于调整所述写入数据与所述读出数据不一致时的时序，使所述写入数据与所述读出数据相一致；

时序调整强度获取单元，用于获取所述写入数据和读出数据一致时的时序调整强度值；

时序调整单元，用于根据所述的时序调整强度值对后续的SMI读写操作的时序进行调整。

本发明串行管理接口控制方法和装置，利用在写入数据和读出数据不一致的时候，对时序进行调整，直到写入数据和读出数据一致，这样可以使得时序适配。由此实现了CPU不用考虑外部外挂PHY芯片的时序适配性，能够使CPU适应所有的PHY芯片，实现了对所有PHY芯片的自适应。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有的交换机构架的示意图；

图2为现有的交换机构架的另一示意图；

图3为本发明串行管理接口控制装置实施例一的示意图；

图4为本发明串行管理接口控制装置实施例一的工作模块示意图；

图5为本发明串行管理接口控制装置实施例二的示意图；

图6为本发明串行管理接口控制装置实施例二的工作模块示意图；

图7为本发明串行管理接口控制装置实施例三的示意图；

图8为本发明串行管理接口控制装置的读写数据比较单元的示意图；

图9为本发明串行管理接口控制装置的工作模块时序控制器的示意图；

图10为本发明串行管理接口控制装置的工作模块时序控制器的工作流程图；

图11为本发明串行管理接口控制装置的工作模块时序调整器的示意图；

图12为本发明串行管理接口控制装置的工作模块时序调整器的信号示意图；

图13为本发明串行管理接口控制装置的工作模块示意图；

图14为本发明串行管理接口控制装置应用于交换机系统的示意图；

图15为本发明串行管理接口控制方法的流程图；

图16为本发明串行管理接口控制方法步骤104的流程图；

图17为本发明串行管理接口控制方法的具体处理流程图；

图18为本发明串行管理接口控制方法具体处理步骤201的流程图；

图19为本发明串行管理接口控制方法具体处理步骤102的流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

该发明的目的是使用复杂可编程逻辑器件(Complex Programmable LogicDevice，CPLD)实现一个可以根据不同外挂的PHY芯片的时序要求，而做出自适应的输出时钟信号自动时序调整的SMI串行管理接口控制装置和方法，改善交换机系统设计中对不同PHY芯片管理时的兼容性。

本发明串行管理接口控制装置和方法，根据写入数据和读出数据是否一致来判断输出时序是否达标，如果时序不达标则输出时序调整信号，根据这个时序调整信号来调整数据的时钟信号，每次都可以将时钟信号沿迟一个参考时钟信号值，直到写入数据和读出数据一致，则表明时序达标，即时钟信号沿和数据信号沿之间的误差满足要求，之后将SMI信号按照调整后的时序设置，然后发送给PHY芯片。这样可以使得CPU不用考虑需要控制何种PHY芯片，都可以适用。

图3为本发明串行管理接口控制装置实施例一的示意图，如图所示，本实施例的串行管理接口控制装置包括：写操作单元11、读操作单元12、读写数据获取单元13、读写数据比较单元14、时序调整强度获取单元15和时序调整单元16。

写操作单元11用于获取串行管理接口SMI写操作信息，对的SMI写操作信息进行时序修改，并将时序修改后的SMI写操作信息发送给外部物理层芯读操作单元12用于获取SMI读操作信息，对的SMI读操作信息进行时序修改，并将时序修改后的SMI读操作信息发送给外部物理层芯片；读写数据获取单元13用于获取SMI读写操作的写入数据和对应的读出数据；读写数据比较单元14用于调整写入数据与读出数据不一致时的时序，使写入数据与读出数据相一致；时序调整强度获取单元15，用于获取写入数据和读出数据一致时的时序调整强度值；时序调整单元16，用于根据的时序调整强度值对后续的SMI读写操作的时序进行调整。

本发明串行管理接口控制装置，利用在写入数据和读出数据不一致的时候，对时序进行调整，直到写入数据和读出数据一致，这样可以使得时序适配。由此实现了CPU不用考虑外部外挂PHY芯片的时序适配性，能够使CPU适应所有的PHY芯片，实现了对所有PHY芯片的自适应。图4为本发明串行管理接口控制装置实施例一的工作模块示意图，如图所示，具体的本实施例的写操作单元和读操作单元利用时序控制器21、串行管理接口控制器22和时序调整器23实现，读写数据获取单元和读写数据比较单元利用时序控制器21实现，时序调整强度获取单元和时序调整单元利用时序调整器23实现。

具体的时序控制器21是控制部件，作用是根据发送的SMI写操作信息中的写入数据和接收到的读出数据是否一致来判断向外部PHY芯片输出的时序是否达标的，如果写入的数据和接收到的数据并不一致，则说明时序调整器23向外部PHY芯片发出的时钟信号沿和向PHY芯片发送出的信息的信号沿之间的误差不符合要求，即发出的时序不达标，使得发送的写入数据和返回的读出数据不一致，所以需要调整输出的时钟信号，时序控制器21产生一个时序调整信号来进行输出时钟的调整，将该时序调整信号发送到时序调整器23，而为了验证调整的时钟是否达标，仍然利用再次发送一个包含写入数据的SMI写操作信息，然后根据返回的读出数据进行判断，具体的是时序控制器21向串行管理接口控制器22发送SMI写操作信息和SMI读操作信息。

串行管理接口控制器22的作用是实现基本的SMI信号的读操作和写操作，用来将时序控制器21发送来的包含写入数据的SMI写操作信息，以及SMI读操作信息转发到时序调整器23，以及将原始的时钟信号发送给时序调整器23，另外可以将时序调整器23返回的根据SMI读操作信息生成的读出数据发送给时序控制器21。

时序调整器23用来具体执行输出的时钟信号的调整，具体调整是根据时序控制器21发送的时序调整信号，对串行管理接口控制器22发送的时钟信号进行调整，每接收到一次时序调整信号，则调整输出时钟的比原有的输出时钟延迟一个参考时钟信号的一个时钟周期。然后时序调整器23向外部PHY芯片发送调整后的时钟信号和包括写入数据的SMI写操作信息，PHY芯片将写入数据写入。接着时序调整器23向外部PHY芯片发送调整后的时钟信号和SMI读操作信息，PHY芯片根据这个SMI读操作信息将写入的信息读取出，发送到时序调整器23，通过串行管理接口控制器22转发到时序控制器21。

时序控制器21再根据写入数据和读出数据进行时序是否达标的判断。直到写入数据和读出数据一致，此时说明时序调整器23发出的调整后的时钟信号已经达标，即则说明时序调整器23向外部PHY芯片发出的时钟信号沿和向PHY芯片发送出的信息的信号沿之间的误差符合要求，时序调整完毕。

此后时序调整器23都将SMI信号按照调整后的时序设置，然后发送给PHY芯片。

并且，如果本发明串行管理接口控制装置接收到PHY芯片发送的数据后，需要向CPU发送该数据的时候，则利用调整后的时钟信号，对该数据进行时序设置，然后转发给CPU。

所以本发明串行管理接口控制装置实施例一的时序调整器23利用时序控制器21产生的时序调整信号，对原始时钟信号进行调整，每次延时调整一个参考时钟周期，直到写入数据和读出数据一致时，表明输出时钟信号达标，停止输出时钟信号的调整。至此都将SMI信号按照调整后的时序设置，然后发送给PHY芯片。并且PHY芯片向CPU发送数据时，利用本发明串行管理接口控制装置，利用调整后的时钟信号对PHY芯片返回的数据进行时序设置，然后转发给CPU。这样可以使得CPU不用考虑外部外挂PHY芯片的时序适配性，可以使得CPU适应所有的PHY芯片，实现了对所有PHY芯片的自适应。

图5为本发明串行管理接口控制装置实施例二的示意图，如图所示，本实施例的串行管理接口控制装置比上一实施例增加了存储单元10，用于写操作单元11从存储单元10获取存储的SMI写操作信息。

图6为本发明串行管理接口控制装置实施例二的工作模块示意图，如图所示，具体的存储单元利用缓存器20实现。时序调整强度获取单元和时序调整单元利用时序调整器23和参考时钟24实现。缓存器20的作用是缓存外部CPU向串行管理接口控制装置发送的PHY芯片读写信号(SMI命令)，然后缓存器20再将PHY芯片读写信号发送到时序控制器21。而参考时钟24的作用就是向时序调整器23提供参考时钟信号，时序调整器23根据这个参考时钟信号进行计数，对输入的原始时钟信号进行时延调整。参考时钟24可以利用66M时钟实现。

图7为本发明串行管理接口控制装置实施例三的示意图，如图所示，本实施例的串行管理接口控制装置比上一实施例增加了写操作信息格式转换单元17和读操作信息格式转换单元18。

写操作信息格式转换单元17将写操作单元11的SMI写操作信息转换为SMI信号格式；读操作信息格式转换单元18将读操作单元12的SMI读操作信息转换为SMI信号格式。

具体的写操作信息格式转换单元和读操作信息格式转换单元利用串行管理接口控制器来实现，将时序控制器生成的SMI写操作信息转换为SMI信号格式，和将时序控制器生成的SMI读操作信息转换为SMI信号格式。

图8为本发明串行管理接口控制装置的读写数据比较单元的示意图，如图所示，读写数据比较单元14具体包括时序调整信号生成子单元141、调整强度值设定子单元142、计数子单元143和时钟输出子单元144。

时序调整信号生成子单元141用于写入数据与读出数据不一致时，生成时序调整信号；调整强度值设定子单元142用于根据时序调整信号设定时序调整强度值；计数子单元143用于在输入时钟的信号每次翻转时进行计数，直到计为设定的时序调整强度值；时钟输出子单元144，用于当计数到时序调整强度值后，将输出时钟的信号翻转。

再如图8所示，读写数据比较单元14还包括计数增加子单元145和翻转信号生成子单元146。

计数增加子单元145用于调整强度值设定子单元142每接收到一次时序调整信号，则将最大计数值加一。翻转信号生成子单元146用于当计数子单元143计数到最大计数值后，翻转信号生成子单元146生成一翻转信号，时钟输出子单元144根据翻转信号将输出时钟的信号翻转。

图9为本发明串行管理接口控制装置的工作模块时序控制器的示意图。具体的，读写数据比较单元的时序调整信号生成子单元利用时序控制器实现，如图所示，时序控制器21具体包括：存储模块211、控制器模块212和多通道MUX213。

存储模块211的作用是存储一个多组的SMI写操作信息，因为一个时序控制器21可以控制多个时序调整器23，由此来实现CPU利用多个SMI接口对多个外挂PHY芯片的自适应时序调整，所以存储模块211存储的SMI写操作信息的组数和CPU外挂的PHY芯片要相适应。以外挂PHY芯片8个为例，存储模块211存储了8组SMI写操作信息(SMI读写操作需要的信号)，如表1所示，为存储模块存储的8组SMI写操作信息。

表1

3bit    5bit   16bit

通道标志1	PHY地址	写入数据
			通道标志2	PHY地址	写入数据
...	...	...
			通道标志8	PHY地址	写入数据

其中，每组SMI写操作信息为3bit通道标志(对应8路SMI接口)，5bitPHY地址，16bit写入数据的顺序，基于此来实现SMI[8:1]信号的任意时序调整。

控制器模块212的作用是用于根据写入数据和接收到的读出数据是否一致判断时序调整器23的输出时序是否达标，如果时序不达标则生成时序调整信号并向时序调整器23发送，以及调取并向串行管理接口控制器22发送存储模块210存储的SMI写操作信息和发送SMI读操作信息。并做出空闲或繁忙状态判断。

多通道多路复用器(Multiplexer，MUX)213，用于向串行管理接口控制器22输出时钟信号，并且在时序不达标时向串行管理接口控制器22发送SMI写操作信息和SMI读操作信息，在时序达标时向串行管理接口控制器22发送缓存器20缓存的PHY芯片读写信号。

再如图9所示，时序控制器21还包括一个定时模块210，用于定时触发控制器模块212，具体的定时模块210提供一低频定时脉冲触发控制器模块212开始一轮时序调整处理。

图10为本发明串行管理接口控制装置的工作模块时序控制器的工作流程图，如图所示，具体包括如下步骤：

步骤61，定时模块210周期性的触发时序调整开始；

步骤62，控制器选通多通道MUX213和控制器模块212选通；

步骤63，控制器模块212调取存储模块211存储的包括写入数据的SMI写操作信息，通过控制器模块212发送给串行管理接口控制器22；

由串行管理接口控制器22将SMI写操作信息转换为SMI信号格式转发给时序调整器23，时序调整器23将时钟信号和SMI写操作信息发送给外部PHY芯片，完成读操作；外部PHY芯片将SMI写操作信息中的写入数据写入；

步骤64，控制器模块212将SMI读操作信息通过多通道MUX213发送给串行管理接口控制器22；

由串行管理接口控制器22将SMI读操作信息转换为SMI信号格式发送给时序调整器23，时序调整器23将时钟信号和SMI读操作信息发送给外部PHY芯片，完成读操作；PHY芯片根据SMI读操作信息读取出读出数据返回给时序调整器23；

步骤65，时序调整器23通过串行管理接口控制器22将读出数据发送给多通道MUX213，多通道MUX213再将读出数据发送给控制器模块212；

步骤66，控制器模块212根据写入数据和读出数据是否一致判断时序调整器23的输出时序是否达标；

如果写入数据和读出数据不一致，则说明时序不达标，执行步骤67；如果写入数据和读出数据一致，则说明时序达标，对于时钟信号的调整结束，执行步骤68；

步骤67，控制器模块212生成时序调整信号并向时序调整器23发送；序调整器23根据这个时序调整信号，对串行管理接口控制器22发送的时钟信号进行调整，每次调整的时间幅度比原有幅度增加一个参考时钟信号的一个时钟周期；执行步骤63；

步骤68、控制器选通多通道MUX213和缓存器20选通，多通道MUX213将缓存器20缓存的CPU的PHY芯片读写信号(PHY芯片读写信号，即SMI信号)发送给时序调整器23；

步骤69，时序调整器23将调整完毕的时钟信号和PHY芯片读写信号发送给PHY芯片。

由此时序控制器21完成了对时序调整器23的输出时钟信号的调整。

如果在SMI的正常读写和自适应时序调整过程是有可能同时发生，这就需要用到缓存器20了，缓存器20将CPU的PHY芯片读写信号(SMI读写命令)存储，当时序控制器21在进行时序调整的时候，时序控制器21的控制器模块212将自身标记为忙状态，不去读取缓存器20；当时序控制器21完成时序调整后，时序控制器21的控制器模块212将自身标记为空闲状态，此时缓存器20的SMI读写命令通过时序控制器21的多通道MUX213发送给后面的串行管理接口控制器22。

同理，当时序控制器21正常读写进行当中的时候，时序控制器21的控制器模块212也会将自己标志为忙状态，如果这时定时模块210欲触发一次时序调整操作，则本次调整将直接被忽略而不执行。这样的工作机制就保证了正常SMI读写和时序调整之间不会出现冲突。

图11为本发明串行管理接口控制装置的工作模块时序调整器的示意图。具体的读写数据比较单元的调整强度值设定子单元利用时序设定计数模块231实现，计数子单元利用调整计数模块232实现，时钟输出子单元利用D触发模块实现，计数增加子单元利用调整计数模块232实现。翻转信号生成子单元利用调整计数模块232实现。

如图所示，时序调整器23具体包括：时序设定计数模块231、调整计数模块232、D触发模块233和接口模块234。

时序设定计数模块231是在输出时序不达标时，根据接收到的时序控制器21的控制器模块212发送时序调整信号设定最大计数值；调整计数模块232在接收到的时钟信号每次翻转时进行计数，直到计为时序设定计数模块231设定的最大计数值，调整计数模块232根据参考时钟24(66M时钟)进行计数处理；D触发模块233的作用是当调整计数模块232计数到最大计数值后，将输出的调整后的时钟信号翻转，由此输出调整后的时钟信号；接口模块234的作用在时序不达标时发送串行管理接口控制器22转发的SMI写操作信息和SMI读操作信息，以及接收PHY芯片根据SMI读操作信息返回的读出数据；在时序达标时发送从串行管理接口控制器22接收的缓存器20缓存的PHY芯片读写信号。

图12为本发明串行管理接口控制装置的工作模块时序调整器的信号示意图。如图所示，第一行的脉冲信号是时序控制器21向时序设定计数模块231发送的时序调整信号，第二行的计数值是时序设定计数模块231设定的最大计数值，原来的时序设定计数模块231设定的最大技术值为1，当时序设定计数模块231每次接收到时序调整信号后，最大计数值加1，在本实施例中是接收到时序调整信号后最大计数值从1增加到2。第三行的脉冲信号是串行管理接口控制器22向调整计数模块232和D触发模块233发送的原始时钟信号。第四行的脉冲信号是66M时钟输入的参考时钟信号。

第五行的计数值是调整计数模块232进行计数的计数值，每当输入的原始时钟信号翻转时，调整计数模块232从0开始计数，每66M时钟的参考时钟信号的一个周期调整计数模块232计数一次，直到计为时序设定计数模块231设定的最大值。当时序设定计数模块231接收到新的时序调整信号前，最大计数值为1，所以调整计数模块232从0开始计数直到1；而当时序设定计数模块231接收到新的时序调整信号后，最大计数值为增加1，从1增加到2，所以调整计数模块232从0开始计数直到2。第六行的脉冲信号是调整计数模块232输出的dclk信号，即每当调整计数模块232从0开始计数到最大计数值后，向D触发模块233输出一个dclk脉冲。

第七行的脉冲信号是D触发模块233发送的调整的时钟信号，D触发模块233每次接收到一个dclk脉冲则输出的信号翻转，也就是每当调整计数模块232从0开始计数到最大计数值后，D触发模块233输出的调整后的时钟信号翻转。如图12所示，当时序设定计数模块231接收到新的时序调整信号前，最大计数值为1，所以调整计数模块232从0计数到1需要两个66M时钟的参考时钟信号周期，也就是D触发模块233输出的调整后的时钟信号比输入的原始的时钟信号时延两个参考时钟信号周期。当时序设定计数模块231接收到新的时序调整信号后，最大计数值为2，所以调整计数模块232从0计数到2需要三个66M时钟的参考时钟信号周期，也就是D触发模块233输出的调整后的时钟信号比输入的原始的时钟信号时延三个参考时钟信号周期。

所以每当时序调整器23接收到一次时序调整信号后，输出的时钟信号比原来输出的时钟信号延时一个参考时钟信号周期。

对于SMI写操作是依靠串行管理接口控制器22发送信息和时钟信号，信息以时钟做参考使用同步传输；对于SMI读操作PHY芯片也是根据串行管理接口控制器22发送的时钟信号来返还读出数据，所以整个控制时序都是靠一个单向的时钟信号来同步的，因此本发明是通过延时原始输入的时钟信号来实现对信息传输时序的调节。

所以时序调整器23的功能是一个SMI时钟信号延迟器，延迟的方式是依靠时序设定计数模块231和调整计数模块232来实现延迟的，调整计数模块232由SMI时钟信号的上下边沿触发，然后计数，当计数到时序设定计数模块231设定的最大值时，触发一次D触发模块233对SMI时钟信号进行锁存，这就实现了正比于计数最大值的时钟延迟。

调整计数模块232由输入的原始时钟的边沿触发计数，当计数到时序设定计数模块231所设定的计数最大值，例如1时，输出的调整后的时钟信号才进行电平的跳变，因为从0计数到1是计数了2次，所以输出时钟的边沿相对于输入时钟也就是延迟了2个66M时钟周期，当接收到时序调整脉冲时，时序设定计数模块231加1，变成2，所以调整调整计数模块232，是计数到2才使输出的时钟信号跳变，因为数了三次，所以是延迟了3个66M时钟周期。

当接收到时序调整脉冲后，输出的时钟信号可能会在一个输入的原始时钟信号周期内出现占空比不稳定状态，但是这种占空比的不稳定状态，在时序调整脉冲发出后的第二个输入原始时钟信号边沿就会恢复正常，而且这段时间内系统并没有进行任何SMI的读写操作，所以并不会有影响。

如果为了实现串行管理接口控制装置对多个PHY芯片的适配，这样可以对每一个PHY芯片的SMI通路上都配备一个时序调整器。图13为本发明串行管理接口控制装置的工作模块示意图，如图所示，本实施例的串行管理接口控制装置中，包含了多个时序调整器23，这样可以实现利用多个时序调整器23分别独立自适应多个PHY芯片的SMI时序的操作。

当采用串行管理接口控制装置对所有PHY芯片进行管理时，不仅增加了系统对各种类型PHY芯片的兼容能力，而且由于这种CPLD统一化管理的特点也使得PHY地址分配不受MAC芯片限制，CPU的管理也变得简单。SMI接口也不再需要增加额外电路，降低了硬件的设计要求。保证了后续扩展设计的灵活性。

图14为本发明串行管理接口控制装置应用于交换机系统的示意图。如图14所示，包括CPU4、串行管理接口控制装置2和PHY芯片3。串行管理接口控制装置2的作用是为了实现CPU4对外挂的PHY芯片3的时序要求。串行管理接口控制装置2向PHY芯片3发送包含写入数据的SMI写操作信息，然后向PHY芯片3发送SMI读操作信息，PHY芯片3根据这个SMI读操作信息返回读出数据，串行管理接口控制装置2根据这个写入数据和读出数据是否相同来判断向该PHY芯片3发送的时钟信号是否达标，如果不一致，则说明不达标，再进行输出时钟信号的控制，再发送SMI写操作信息和SMI读操作信息，直到写入数据和读出数据一致时，表明串行管理接口控制装置2向该PHY芯片3发送的时钟信号符合要求，停止调整，将SMI信号按照调整后的时序设置，然后发送给PHY芯片。

并且，如果本发明串行管理接口控制装置接收到PHY芯片发送的数据后，需要向CPU发送该数据的时候，则利用调整后的时钟信号，对该数据进行时序设置，然后转发给CPU。

将本发明串行管理接口控制装置应用在交换机系统，利用串行管理接口控制装置实现了自适应外挂PHY芯片的时序要求，可以使得在交换机系统设计时不需要考虑外挂PHY芯片的类型及其对应的时序要求，无论串行管理接口控制装置连接何种PHY芯片，都可以自动适应该PHY芯片所要求的SMI接口时序，并对PHY芯片进行访问操作，对于多路的SMI接口，每路都可以适应出不同的时序要求，方便多种PHY芯片混合管理时的兼容性。

图15为本发明串行管理接口控制方法的流程图。如图所示，本发明串行管理接口控制方法具体包括如下步骤：

步骤101、获取SMI写操作信息，对SMI写操作信息进行时序修改，并将时序修改后的SMI写操作信息发送给外部PHY芯片；

该SMI写操作信息可以是保存在本地的，因此就是获取本地存储的SMI写操作信息；并且该SMI写操作信息如果是非SMI信号格式则需要转换为SMI信号格式，这样才能被PHY芯片识别，因此在获取SMI写操作信息后，将SMI写操作信息转换为SMI信号格式；

步骤102、获取SMI读操作信息，对SMI读操作信息进行时序修改，并将时序修改后的SMI读操作信息发送给外部PHY芯片；

同理，该SMI读操作信息如果是非SMI信号格式则需要转换为SMI信号格式，这样才能被PHY芯片识别，因此在获取SMI读操作信息后，将SMI读操作信息转换为SMI信号格式；

步骤103、获取SMI读写操作的写入数据和对应的读出数据；

步骤104、调整写入数据与读出数据不一致时的时序，使写入数据与读出数据相一致；

步骤105、获取写入数据和读出数据一致时的时序调整强度值；

步骤106、根据时序调整强度值对后续的SMI读写操作的时序进行调整。

图16为本发明串行管理接口控制方法步骤104的流程图。如图所示，具体包括如下步骤：

步骤201、写入数据与所述读出数据不一致时生成时序调整信号；

步骤202、根据时序调整信号设定时序调整强度值；

步骤203、在输入时钟的信号每次翻转时进行计数，直到计为设定的时序调整强度值；

步骤204、当计数到时序调整强度值后将输出时钟的信号翻转。

本发明串行管理接口控制方法利用在写入数据和读出数据不一致的时候，对时序进行调整，直到写入数据和读出数据一致，这样可以使得时序适配。由此实现了CPU不用考虑外部外挂PHY芯片的时序适配性，能够使CPU适应所有的PHY芯片，实现了对所有PHY芯片的自适应。

图17为本发明串行管理接口控制方法的具体处理流程图。如图所示，包括如下步骤：

步骤301，时序控制器根据写入数据和接收到的读出数据是否一致判断输出时序是否达标，如果时序不达标，则时序控制器向时序调整器发送时序调整信号；

如果写入的数据和接收到的数据并不一致，则说明时序调整器向外部PHY芯片发出的时钟信号沿和向PHY芯片发送出的信息的信号沿之间的误差不符合要求，即时序调整器发出的时序不达标，使得发送的写入数据和返回的读出数据不一致，所以需要调整时序调整器输出的时钟信号，调整的方法是首先时序控制器向时序调整器发送时序调整信号；

步骤302，时序调整器根据接收到的时序调整信号对时钟信号进行调整；

时序调整器用来具体执行输出的时钟信号的调整，具体调整是根据时序控制器发送的时序调整信号，对串行管理接口控制器发送的时钟信号进行调整，每接收到一次时序调整信号，则调整输出时钟的比原有的输出时钟延迟一个参考时钟信号的个时钟周期；

步骤303，时序调整器向外部的PHY芯片发送包括写入数据的SMI写操作信息和调整后的时钟信号；

时序控制器向串行管理接口控制器发送SMI写操作信息，串行管理接口控制器向时序调整器转发该SMI写操作信息，由时序调整器向外部的PHY芯片发送，PHY芯片将SMI写操作信息中的写入数据写入，完成写操作；

步骤304，时序调整器向外部的PHY芯片发送SMI读操作信息和调整后的时钟信号；

时序控制器向串行管理接口控制器发送SMI读操作信息，串行管理接口控制器向时序调整器转发该SMI读操作信息，由时序调整器向外部的PHY芯片发送，PHY芯片根据该SMI读操作信息进行读取操作，生成SMI读操作信息发送给时序调整器；由时序调整器通过串行管理接口控制器发送给时序控制器，执行步骤101。

另外，本发明串行管理接口控制方法还包括在执行步骤101时，如果写入数据和读出数据一致，则说明时序达标，结束时钟信号调整，停止执行步骤102，而是输出缓存器缓存的PHY芯片读写信号和调整完毕后的时钟信号。缓存器缓存的PHY芯片读写信号是由CPU发出的SMI信号。

所以本发明串行管理接口控制方法实施例一，时序调整器利用时序控制器产生的时序调整信号，对原始时钟信号进行调整，每次延时调整一个参考时钟周期，直到写入数据和读出数据一致时，表明输出时钟信号达标，停止输出时钟信号的调整，之后将SMI信号按照调整后的时序设置，然后发送给PHY芯片。并且PHY芯片向CPU发送数据时，利用本发明串行管理接口控制装置，利用调整后的时钟信号对PHY芯片返回的数据进行时序设置，然后转发给CPU。这样可以使得CPU不用考虑外部外挂PHY芯片的时序适配性，可以使得CPU适应所有的PHY芯片，实现了对所有PHY芯片的自适应。

图18为本发明串行管理接口控制方法具体处理步骤201的流程图。如图所示，具体包括如下步骤：

步骤401，时序控制器的控制器模块根据写入数据和接收到的读出数据是否一致判断输出时序是否达标，如果时序不达标则生成时序调整信号，并发送给时序调整器；

步骤402，控制器模块调取时序控制器的存储模块中存储的包括写入数据的SMI写操作信息，并通过时序控制器的多通道MUX发送给串行管理接口控制器；

步骤403，串行管理接口控制器将SMI写操作信息和时钟信号发送给时序调整器。

图19为本发明串行管理接口控制方法具体处理步骤102的流程图。如图所示，具体包括如下步骤：

步骤501，时序设定计数模块根据接收到的时序调整信号设定最大计数值；

时序设定计数模块每接收到一次时序调整信号，则将最大计数值增加1；

步骤502，时钟信号每次翻转时，调整计数模块进行计数，直到计为时序设定计数模块设定的最大计数值；

调整计数模块在计数时，是按照一个参考时钟信号进行计数的；

步骤503，当调整计数模块计数到最大计数值后，D触发模块输出的调整后的时钟信号翻转。

当调整计数模块计数到最大计数值后向D触发模块发送一个翻转信号dclk脉冲，D触发模块根据该dclk脉冲将输出的调整后的脉冲信号进行翻转。

因此本发明串行管理接口控制方法实现了自适应外挂PHY芯片的时序要求，可以使得交换机系统不需要考虑外挂PHY芯片的类型及其对应的时序要求，无论连接何种PHY芯片，都可以自动适应该PHY芯片所要求的SMI接口时序，并对PHY芯片进行访问操作，对于多路的SMI接口，每路都可以适应出不同的时序要求，方便多种PHY芯片混合管理时的兼容性。

专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种串行管理接口控制方法，其特征在于，所述方法包括：

获取串行管理接口SMI写操作信息，对所述的SMI写操作信息进行时序修改，并将时序修改后的SMI写操作信息发送给外部物理层芯片；

获取SMI读操作信息，对所述的SMI读操作信息进行时序修改，并将时序修改后的SMI读操作信息发送给外部物理层芯片；

获取SMI读写操作的写入数据和对应的读出数据；

调整所述写入数据与所述读出数据不一致时的时序，使所述写入数据与所述读出数据相一致；

获取所述写入数据和读出数据一致时的时序调整强度值；

根据所述的时序调整强度值对后续的SMI读写操作的时序进行调整。

2.根据权利要求1所述的串行管理接口控制方法，其特征在于，所述获取SMI写操作信息具体包括获取本地存储的SMI写操作信息。

3.根据权利要求1所述的串行管理接口控制方法，其特征在于，所述获取SMI写操作信息后还包括，将所述SMI写操作信息转换为SMI信号格式；所述获取SMI读操作信息后还包括，将所述SMI读操作信息转换为SMI信号格式。

4.根据权利要求1所述的串行管理接口控制方法，其特征在于，所述调整所述写入数据与所述读出数据不一致时的时序具体包括：

所述写入数据与所述读出数据不一致时生成时序调整信号；

根据所述时序调整信号设定时序调整强度值；

在输入时钟的信号每次翻转时进行计数，直到计为设定的所述时序调整强度值；

当计数到所述时序调整强度值后将输出时钟的信号翻转。

5.根据权利要求4所述的串行管理接口控制方法，其特征在于，所述根据所述时序调整信号设定时序调整强度值具体包括：每接收到一次所述时序调整信号，则将最大计数值加一。

6.根据权利要求4所述的串行管理接口控制方法，其特征在于，所述当计数到所述时序调整强度值后，将输出时钟的信号翻转具体包括：当计数到最大计数值后，生成一翻转信号，根据所述翻转信号将所述输出时钟的信号翻转。

7.一种串行管理接口控制装置，其特征在于，所述装置包括：

写操作单元，用于获取串行管理接口SMI写操作信息，对所述的SMI写操作信息进行时序修改，并将时序修改后的SMI写操作信息发送给外部物理层芯片；

读操作单元，用于获取SMI读操作信息，对所述的SMI读操作信息进行时序修改，并将时序修改后的SMI读操作信息发送给外部物理层芯片；

读写数据获取单元，用于获取SMI读写操作的写入数据和对应的读出数据；

读写数据比较单元，用于调整所述写入数据与所述读出数据不一致时的时序，使所述写入数据与所述读出数据相一致；

时序调整强度获取单元，用于获取所述写入数据和读出数据一致时的时序调整强度值；

时序调整单元，用于根据所述的时序调整强度值对后续的SMI读写操作的时序进行调整。

8.根据权利要求7所述的串行管理接口控制装置，其特征在于，所述装置还包括：存储单元，用于所述写操作单元从所述存储单元获取存储的所述SMI写操作信息。

9.根据权利要求7所述的串行管理接口控制装置，其特征在于，所述读写数据比较单元具体包括：

时序调整信号生成子单元，用于所述写入数据与所述读出数据不一致时，生成时序调整信号；

调整强度值设定子单元，用于根据所述时序调整信号设定时序调整强度值；

计数子单元，用于在输入时钟的信号每次翻转时进行计数，直到计为设定的所述时序调整强度值；

时钟输出子单元，用于当计数到所述时序调整强度值后，将输出时钟的信号翻转。

10.根据权利要求9所述的串行管理接口控制装置，其特征在于，所述读写数据比较单元还包括：计数增加子单元，用于所述调整强度值设定子单元每接收到一次所述时序调整信号，则将最大计数值加一。

11.根据权利要求9所述的串行管理接口控制装置，其特征在于，所述读写数据比较单元还包括：翻转信号生成子单元，用于当所述计数子单元计数到最大计数值后，所述翻转信号生成子单元生成一翻转信号，所述时钟输出子单元根据所述翻转信号将所述输出时钟的信号翻转。

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