CN101615909B - 使用紧密布局的具有预解码功能的解码器及源极驱动电路 - Google Patents

Abstract

本发明提供一种使用紧密布局的具有预解码功能的解码器及源极驱动电路。该解码器，其可用以接收数字数据并输出模拟电压。此解码器包括主要开关阵列、第一预解码开关阵列以及第二预解码开关阵列。主要开关阵列用以接收数字数据并于数字数据在一第一范围内时输出电压。第一预解码开关阵列用以接收数字数据，当数字数据在一第二范围内时预解码部分数字数据以及输出电压。第二预解码开关阵列用以接收数字数据，当数字数据在一第三范围内时预解码部分数字数据以及输出电压。主要开关阵列、第一预解码开关阵列以及第二预解码开关阵列的组合实质上为一矩形布局结构。

Description

使用紧密布局的具有预解码功能的解码器及源极驱动电路

技术领域

本发明涉及一种解码器，特别是涉及具有小型布局的解码器。

背景技术

电视、笔记型计算机、屏幕以及通讯设备等各式各样的电子装置都具有显示装置，因此为了减少体积及节省电子装置的成本，无不希望显示装置能够做到轻薄短小。为了达到这样的需求，因而研发了多种平面显示器(Flat Panel Displays，FPDs)来做为传统的阴极射线管显示器的取代方案。

液晶显示器(Liquid Crystal Display，LCD)是其中一种平面显示器。当画面数据在传送到液晶显示器的时序控制器之后，接着再传送到源极驱动器，源极驱动器接着依据画面数据产生驱动电压以驱动显示器来显示画面。

举例来说，液晶显示器的色彩深度可表示为6-位(也就是每一个红、绿、蓝数据具有6位)或8-位(也就是每一个红、绿、蓝数据具有8位)，随着色彩深度增加，源极驱动器可具有较高的解析度。

然而，增加源极驱动器的解析度会提高成本，特别是内建于源极驱动器的数字模拟转换器(Digital-to-Analog converter，DAC)，其可用来将数字输入数据转换成模拟驱动电压，因为数字模拟转换器所包含的晶体管的数量会随着解析度的提升而大幅增加，使得数字模拟转换器的尺寸跟着增加。

图1示出了传统数字模拟转换器的电路图。如图1所示，数字模拟转换器100包括全型态的解码器110，其接收10-位数字数据以依据10-位的数字数据来选择其中一个珈玛电压。珈玛电压一共有1024个，其电位介于电压VA及VS之间，且具有1024种电位V0～V1023。

解码器110接收10-位的数字输入数据，例如是位D0、D1、D2、D3、D4、D5、D6、D7、D8以及D9，和反相位D0B、D1B、D2B、D3B、D4B、D5B、D6B、D7B、D8B以及D9B，且解码器110依据10-位的数字输入数据从珈玛电压V0、V1、V2、...、V1022以及V1023中选择一个珈玛电压。

解码器110包括1024条分别对应到珈玛电压V0、V1、V2、...、V1022以及V1023的晶体管列111，在这1024条晶体管列111当中，每一条晶体管列111包括十个串联在一起的晶体管，且每一个晶体管接收数字输入数据的一个位或反相位。

举例来说，当数字输入数据为‘0000000001’的时候输出珈玛电压V1。因为所对应的晶体管M10的栅极连接到D0，而对应的晶体管M11～19的栅极连接到反相讯号D1B～D19B，因此输出所选择的珈玛电压V1到液晶显示器。

然而，全型态的解码器占用了大量的芯片面积，举例而言，10-位的全型态解码器需要1024个(也就是210)晶体管列111，此晶体管的数量相当庞大(10×1024＝10240)。更甚者，12-位的全型态解码器需要4096个晶体管列，其具有12×4096＝49152个晶体管，已超过10位的全型态晶体管的4倍之多。

发明内容

本发明提供一种解码器及使用该解码器的源极驱动器，其用以接收一数字数据并输出一模拟电压，以减少电路的面积及功率的消耗。

本发明一实施例提供一种使用预解码的布局结构的解码器，解码器包括：一主要开关阵列，用以接收数字数据并于数字数据在一第一范围内时输出电压。一第一预解码开关阵列，用以接收数字数据，当数字数据在一第二范围内时预解码部分数字数据以及输出电压。以及一第二预解码开关阵列，用以接收数字数据，当数字数据在一第三范围内时预解码部分数字数据以及输出电压。其中，主要开关阵列、第一预解码开关阵列以及第二预解码开关阵列的组合实质上为一矩形布局结构；其中，该主要开关阵列包括第一数量的晶体管列，其分别对应于第一数量的伽玛电压；该第一预解码开关阵列包括第二数量的晶体管列、用于生成第一预解码讯号的第一预解码器、以及用于接收第一预解码讯号的第一预解码晶体管；该第二预解码开关阵列包括第三数量的晶体管列、用于生成第二预解码讯号的第二预解码器、以及用于接收第二预解码讯号的第二预解码晶体管。

更进一步来看，主要开关阵列的列开关的数量为N0，第一预解码开关阵列的列开关的数量为N1，第二预解码开关阵列的列开关数量为N2，且N0＝N1|+N2，其中N0、N1以及N2为正整数。

因此，解码器具有小型化且为矩形的布局结构，因为小型化且为矩形的布局结构，便可减少解码器的功率消耗及芯片面积。

本发明另一实施例提供一显示器中一源极驱动器的一数字模拟转换器，此数字模拟转换器包括一解码器，此解码器用以产生多个珈玛电压，其可用以代表多个灰阶值以及产生模拟式的灰阶电压。其中，此解码器更包括：一主要开关阵列，用以接收数字数据并于数字数据在一第一范围内时输出电压。一第一预解码开关阵列，用以接收数字数据，当数字数据在一第二范围内时预解码部分数字数据以及输出电压。以及一第二预解码开关阵列，用以接收数字数据，当数字数据在一第三范围内时预解码部分数字数据以及输出电压。其中，主要开关阵列、第一预解码开关阵列以及第二预解码开关阵列的组合实质上为一矩形布局结构；其中，该主要开关阵列包括第一数量的晶体管列，其分别对应于第一数量的伽玛电压；该第一预解码开关阵列包括第二数量的晶体管列、用于生成第一预解码讯号的第一预解码器、以及用于接收第一预解码讯号的第一预解码晶体管；该第二预解码开关阵列包括第三数量的晶体管列、用于生成第二预解码讯号的第二预解码器、以及用于接收第二预解码讯号的第二预解码晶体管。

再进一步来看，开关阵列的列开关的数量为N0，第一预解码开关阵列的列开关的数量为N1，第二预解码开关阵列的列开关数量为N2，且N0＝N|1+N2，其中N0、N1以及N2为正整数。

因此，源极驱动器具有小型化且为矩形的布局结构，因为小型化且为矩形的布局结构，便可减少解码器的功率消耗及芯片面积。

为使本发明的上述特征和优点能更明显易懂，下文特举实施例，并结合附图详细说明如下。

附图说明

图1示出了传统数字模拟转换器的电路图。

图2示出了依据本发明实施例的使用预解码布局结构的解码器。

图3示出了使用一种布局结构的第一预解码开关阵列220。

图4示出了使用一种布局结构的第二预解码开关阵列230。

图5示出了用以接收部分的数字输入数据(实施例中的最高有效位)与产生预解码讯号K1的预解码器510的示意图。

图6示出了用以接收部分的数字输入数据(实施例中的最高有效位)与产生预解码讯号K2的预解码器610的示意图。

图7A示出了依据本发明另一实施例的具有预解码功能的解码器的布局结构。

图7B示出了使用布局结构的第三预解码开关阵列740。

图7C示出了使用布局结构的第四预解码开关阵列750。

图7D示出了用以接收部分的数字输入数据(实施例中的最高有效位)与产生预解码讯号K3的预解码器742的示意图。

图7E示出了用以接收部分的数字输入数据(实施例中的最高有效位)与产生预解码讯号K4的预解码器752的示意图

图8示出了依据本发明再一实施例的使用布局结构的具有预解码功能的解码器。

图9示出了依据本发明实施例的显示器的示意图。

图10示出了依据本发明实施例用以转换10-位数字数据的数字模拟转换器960。

附图符号说明

100：数字模拟转换器

110、200、700、800、961：解码器

111、211、221、231、711、721、731、741、751、811、821、831、841：晶体管列

210、710：主要开关阵列

220、720、830：第一预解码开关阵列

230、730、840：第二预解码开关阵列

510、610：预解码器

740：第三预解码开关阵列

750：第四预解码开关阵列

810：第一主要开关阵列

820：第二主要开关阵列

900：显示器

910：时序控制器

920：源极驱动器

940：寄存电路

950：电平位移电路

960：数字模拟转换器

962：珈玛电压转换器

970：输出缓冲器

980：液晶显示面板

M10～M19：晶体管

V0～V1023：珈玛电压

D0～D9、D0B～D9B：数字数据

Mpre1：第一预解码晶体管

Mpre2：第二预解码晶体管

K1～K4：预解码讯号

具体实施方式

以下的叙述将伴随着实施例的图示，来对本发明所提出的实施例进行详细说明。在各图示中所使用相同或相似的参考标号，是用来叙述相同或相似的部份。

图2示出了依据本发明实施例的使用预解码布局结构的解码器。解码器200依据数字输入数据D0～D9和D0B～D9B从珈玛电压V0～V1023选择其中一个珈玛电压。解码器200包括主要开关阵列210、第一预解码开关阵列220以及第二预解码开关阵列230。主要开关阵列210是一种全型态的解码器，用以选择珈玛电压V0～V991其中一个珈玛电压；第一预解码开关阵列220用以选择珈玛电压V992～V1007其中一个珈玛电压；第二预解码开关阵列230用以选择珈玛电压V1008～V1023其中一个珈玛电压。

图3示出了使用一种布局结构的第一预解码开关阵列220。第一预解码开关阵列220中用以预解码的预解码开关以列和行的方式排列。图4示出了使用一种布局结构的第二预解码开关阵列230。第二预解码开关阵列230中用以预解码的预解码开关以列和行的方式排列。

解码器200例如是接收10-位数字数据，以依据10-位数字数据从珈玛电压V0、V1、V2、...、V1022以及V1023里选择其中一个珈玛电压，珈玛电压V0、V1、V2、...、V1022以及V1023的电位介于电压VS与VA之间。数字输入数据包括位值D0、D1、D2、D3、D4、D5、D6、D7、D8及D9，以及/或每一个位值的反相值，也就是D0B、D1B、D2B、D3B、D4B、D5B、D6B、D7B、D8B以及D9B。

主要开关阵列210包括992条晶体管列221，其分别对应到珈玛电压V0、V1、V2、...、V990以及V991，以依据所接收的数字数据从珈玛电压里选择其中一个珈玛电压。992条晶体管列221中的每一条包括十个串联在一起的晶体管，10-位的数字输入数据对应的位值及其对应的反向位分别输入到这十个晶体管的栅极。

主要开关阵列210可当作是数字模拟转换器，用以依据数字数据0000000000～1111011111来输出珈玛电压。举例来说，在把数字数据‘0000000001’输入到主要开关阵列210之后，主要开关阵列210选择珈玛电压V1并输出为Vout。同样地，在把数字数据为‘1111011111’输入到主要开关阵列210的时候，主要开关阵列210选择珈玛电压V991并输出为Vout。

解码器200的第一预解码开关阵列220包括16个晶体管列221，其依据具有最高有效位(Most Significant Bits，MSB)‘111110’的数字输入数据，而分别对应到珈玛电压V992、V993、...、V1006以及V1007。第一预解码开关阵列220依据所接收的数字数据以及预解码讯号K1，从珈玛电压V992、V993、...、V1006以及V1007里选择其中一个珈玛电压。16条晶体管列221的每一列包括串联在一起的第一预解码晶体管Mpre1与4个晶体管。图5示出了用以接收部分的数字输入数据(实施例中的最高有效位)与产生预解码讯号K1的预解码器510的示意图。预解码器510例如为与门(ANDgate)，在本实施例中，将数字数据D4B、D5、D6、D7、D8以及D9输入到预解码器510，当数字数据D4B、D5、D6、D7、D8以及D9全部都是状态“1”(即逻辑高)的时候，预解码讯号K1被设为状态“1”。反之，则预解码讯号K1被设为状态“0”(即逻辑低)。

因此，通过预解码器510，第一预解码开关阵列220只有在数字数据D4B、D5、D6、D7、D8以及D9全部都是状态“1”的时候运作。请同时参照图2及图3，16条晶体管列221中的每一条具有5个晶体管(一个第一预解码晶体管Mpre1与4个晶体管)串联在一起。这16条晶体管列221中的5个晶体管的栅极分别接收预解码讯号K1及4个数字输入数据的位值，也就是D0、D1、D2及D3，或是D0B、D1B、D2B及D3B。

因此，第一预解码开关阵列220可视为数字模拟转换器，用来依据数字数据1111100000～1111101111而输出珈玛电压。举例来说，将数字数据‘1111100001’输入到第一预解码开关阵列220之后，第一预解码开关阵列220选择珈玛电压V1007并输出为Vout。

解码器200的第二预解码开关阵列230包括16个晶体管列231，其依据具有最高有效位(Most Significant Bits，MSB)‘111111’的数字输入数据，而分别对应到珈玛电压V1008、V1009...V1022以及V1023。第二预解码开关阵列230依据所接收的数字数据以及预解码讯号K2从珈玛电压V1008、V1009...V1022以及V1023里选择其中一个珈玛电压。每一条晶体管列231包括串联在一起的第二预解码晶体管Mpre2与4个晶体管，且第二预解码晶体管Mpre2的栅极端接收预解码讯号K2。图6示出了用以接收部分的数字输入数据(实施例中的最高有效位)与产生预解码讯号K2的预解码器610的示意图。预解码器610例如为与门(AND gate)，在本实施例中，数字数据D4、D5、D6、D7、D8以及D9输入到预解码器610，当数字数据D4、D5、D6、D7、D8以及D9全部都是状态“1”的时候，预解码讯号K2被设为状态“1”，反之，则预解码讯号K2被设为状态“0”。

因此，通过预解码器610，第二预解码开关阵列230只有在数字数据D4、D5、D6、D7、D8以及D9全部都是状态“1”的时候运作。请同时参照图2及图4，16条晶体管列231中的每一条具有5个晶体管(一个第二预解码晶体管Mpre2与四个晶体管)串联在一起。这16条晶体管列231中的5个晶体管的栅极分别接收预解码讯号K2及4个数字输入数据的位值，也就是D0、D1、D2及D3，或是D0B、D1B、D2B及D3B。

所以第二预解码开关阵列230可视为数字模拟转换器，用来依据数字数据1111110000～1111111111而输出珈玛电压。举例来说，将数字数据‘1111110001’输入到第二预解码开关阵列230之后，第二预解码开关阵列230选择珈玛电压V1009并输出为Vout。再从另一个例子来看，在把数字数据‘1111111111’输入到第二预解码开关阵列230之后，第二预解码开关阵列230选择珈玛电压V1023并输出为Vout。

故而，主要开关阵列210、第一预解码开关阵列220以及第二预解码开关阵列230在结合使用时可视为一个10-位的数字模拟转换器。数字数据的位数可以视设计者或依据其它目的而作变更，然数字数据的位数器并不用以限定本发明。

请同时参照图2、图3以及图4，因为主要开关阵列210在列方向具有10个晶体管的宽度，而第一预解码开关阵列210与第二预解码开关阵列解码器220在列方向则各具有5个晶体管的宽度，故解码器200的布局结构可以小型化且可以是矩形。因此，解码器200的宽度为对应到10个晶体管，而解码器200的长度为对应到992+16＝1008晶体管列。相较于图1中具有1024条晶体管列的全型态解码器，解码器200具有较小的芯片面积。

此外，在本发明的其它实施例中还揭示了另一种使用布局结构的预解码功能的解码器。图7A示出了依据本发明另一实施例的具有预解码功能的解码器的布局结构。解码器700依据数字输入数据D0～D9和D0B～D9B从珈玛电压V0～V1023里选择其中一个珈玛电压。解码器700包括主要开关阵列710、第一预解码开关阵列720、第二预解码开关阵列730、第三预解码开关阵列740以及第四预解码开关阵列750。

解码器700例如是接收10-位数字数据以依据10-位数字数据从珈玛电压V0、V1、V2、...、V1022以及V1023里选择其中一个珈玛电压，珈玛电压V0、V1、V2、...、V1022以及V1023的电位介于电压VS与VA之间。数字输入数据包括位值D0、D1、D2、D3、D4、D5、D6、D7、D8及D9，以及/或每一个位值的反相值，也就是D0B、D1B、D2B、D3B、D4B、D5B、D6B、D7B、D8B以及D9B。

主要开关阵列710为全型态的解码器，用以从珈玛电压V0～V959里选择其中一个珈玛电压；第一预解码开关阵列720用以依据具有最高有效位“111110”的数字输入数据，而从珈玛电压V992～V1007里选择其中一个珈玛电压；第二预解码开关阵列730用以依据具有最高有效位“111111”的数字输入数据，而从珈玛电压V1008～V1023里选择其中一个珈玛电压；第三预解码开关阵列740用以依据具有最高有效位“111100”的数字输入数据，而从珈玛电压V960～V975里选择其中一个珈玛电压；第四预解码开关阵列750用以依据具有最高有效位“111101”的数字输入数据，而从珈玛电压V976～V991里选择其中一个珈玛电压。

解码器700的主要开关阵列710包括分别对应到珈玛电压V0、V1、V2...V958以及V959的960条晶体管列711，以依据所接收的数字数据，而从珈玛电压选择其中一个珈玛电压。960条晶体管列711中的每一条包括十个串联在一起的晶体管，其栅极分别接收10-位数字输入数据对应的位值及反向位。

主要开关阵列710可视为数字模拟转换器，用来依据数字数据0000000000～1111101111而输出珈玛电压。举例来说，在把数字数据‘0000000001’输入到主要开关阵列710之后，主要开关阵列710选择珈玛电压V1并输出为Vout。同样地，在把数字数据‘1111001111’输入到主要开关阵列710之后，主要开关阵列710选择珈玛电压V959并输出为Vout。

第一预解码开关阵列720与第二预解码开关阵列730分别相同于第一预解码开关阵列220与第二预解码开关阵列230。故经由第一预解码开关阵列720可以把数字数据1111100000～1111101111转换成珈玛电压V992～V1007，经由第二预解码开关阵列730可以把数字数据1111110000～1111111111转换成珈玛电压V1008～V1023。

图7B示出了使用布局结构的第三预解码开关阵列740，以及图7C示出了使用布局结构的第四预解码开关阵列750。第三预解码开关阵列740与第四预解码开关阵列750除了预解码讯号K3与预解码讯号K4，也是分别相似于第一预解码开关阵列210与第二预解码开关阵列220。解码器700的第三预解码开关阵列740包括16条分别对应到珈玛电压V960～V975的晶体管列741，而解码器700的第四预解码开关阵列750包括16条分别对应到珈玛电压V976～V991的晶体管列751。

图7D与图7E分别示出了用以接收部分的数字输入数据(实施例中的最高有效位)与产生预解码讯号K3与预解码讯号K4的预解码器742的示意图与预解码器752的示意图。预解码器740与752例如为与门(AND gate)，在本实施例中，把数字数据D4B、D5B、D6、D7、D8以及D9输入到预解码器742之后，当数字数据D4B、D5B、D6、D7、D8以及D9全部都是状态“1”的时候，预解码讯号K3被设为状态“1”，反之，则预解码讯号K3被设为状态“0”。在把数字数据D4、D5B、D6、D7、D8以及D9输入到预解码器752之后，当数字数据D4、D5B、D6、D7、D8以及D9全部都是状态“1”的时候，预解码讯号K4被设为状态“1”，反之，则预解码讯号K4被设为状态“0”。

请再同时参照图7A与图7B，16条晶体管列741中的每一条具有5个晶体管(一个第三预解码晶体管Mpre3与四个晶体管)串联在一起。同样地，请再同时参照图7A与图7C，16条晶体管列751中的每一条具有5个晶体管(一个第三预解码晶体管Mpre4与四个晶体管)串联在一起。

请再同时参照图7A、图7B以及图7C，因为主要开关阵列710在列方向具有10个晶体管的宽度，而第一预解码开关阵列720与第二预解码开关阵列解码器730在列方向则各具有5个晶体管的宽度，且第三预解码开关阵列740与第四预解码开关阵列解码器750在列方向则各具有5个晶体管的宽度，故解码器700的布局结构可以小型化且可以是矩形。因此，解码器700的宽度为对应到10个晶体管，而解码器700的长度为对应到960+16+16＝992晶体管列。相较于图1中具有1024条晶体管列的全型态解码器，解码器700具有较小的芯片面积。

此外，在本发明的其它实施例中再揭示了另一种使用布局结构的具有预解码功能的解码器。图8示出了依据本发明再一实施例的使用布局结构的具有预解码功能的解码器。解码器800包括第一主要开关阵列810、第二主要开关阵列820、第一预解码开关阵列830、第二预解码开关阵列840。

解码器800例如是接收10-位数字数据以依据10-位数字数据从珈玛电压V0、V1、V2、...、V1022以及V1023选择其中一个珈玛电压，珈玛电压V0、V1、V2、...、V1022以及V1023的电位介于电压VS与VA之间。数字箱入数据包括位值D0、D1、D2、D3、D4、D5、D6、D7、D8及D9，以及/或每一个位值的反相值，也就是D0B、D1B、D2B、D3B、D4B、D5B、D6B、D7B、D8B以及D9B。

第一主要开关阵列810为全型态的解码器，用以从珈玛电压V0～V959里选择其中一个珈玛电压；第一主要开关阵列820为全型态的解码器，用以从珈玛电压V992～V1023里选择其中一个珈玛电压；第一预解码开关阵列830用以从珈玛电压V960～V975里选择其中一个珈玛电压；第二预解码开关阵列840用以从珈玛电压V976～V991里选择其中一个珈玛电压。

请参照图8，第一主要开关阵列810相同或相似于主要开关阵列710。举例来说，第一主要开关阵列810包括960条分别对应到珈玛电压V0、V1、V2...V958以及V959的晶体管列811，故可以经由第一主要开关阵列810把数字数据0000000000～1111101111转换成珈玛电压V0～V959。

第二主要开关阵列820也相同或相似于主要开关阵列710，但是将数字输入数据转换到不同的珈玛电压。解码器800的第二主要开关阵列820包括32条分别对应到珈玛电压V992、V993、...V1022以及V1023的金属氧化硅(metal oxide silicon，MOS)晶体管列821，以依据所接收的数字数据从珈玛电压里选择其中一个珈玛电压。32条晶体管列821中的每一条包括十个串联在一起的晶体管。10-位的数字输入数据所对应的位值及其对应的反向位分别输入到这十个晶体管的栅极，故经由第二主要开关阵列820可以把数字数据1111100000～1111111111转换成珈玛电压V992～V1023。

第一预解码开关阵列830与第二预解码开关阵列840相同于第三预解码开关阵列740与第四预解码开关阵列750。故经由第一预解码开关阵列830可以把数字数据1111000000～1111001111转换成珈玛电压V960～V975，且经由第二预解码开关阵列840可以把数字数据1111010000～1111011111转换成珈玛电压V976～V991。

请参照图8，因为第一主要开关阵列810在列方向具有10个晶体管的宽度，而第一预解码开关阵列830与第二预解码开关阵列解码器840在列方向则各具有5个晶体管的宽度，且第二主要开关阵列820在列方向具有10个晶体管的宽度，故解码器800的布局结构可以小型化且可以是矩形。因此，解码器800的宽度为对应到10个晶体管，而解码器800的长度为对应到960+16+32＝1008晶体管列。相较于图1中具有1024条晶体管列的全型态解码器，解码器800具有较小的芯片面积。

图9示出了依据本发明实施例的显示器的示意图。显示器900包括时序控制器910、源极驱动器920以及液晶显示面板980。时序控制器910输出控制讯号与数字数据至源极驱动器920。源极驱动器920包括寄存电路940、电平位移电路950、数字模拟转换器960以输出缓冲器970。

寄存电路940储存时序控制器910所提供的数字数据。因为寄存电路940与数字模拟转换器960分别在低电压与高电压下操作，电平位移电路950转换寄存电路940的输出电位，以使寄存电路940所提供的数字数据可以输入到数字模拟转换器960。

数字模拟转换器960产生珈玛电压并接收由电平位移电路950电平移位过的数字数据，然后依据数字数据来选择适当的珈玛电压以输出模拟式灰阶电压。输出缓冲器970放大来自数字模拟转换器960的模拟式灰阶电压的电压，并输出被放大的模拟式灰阶电压至液晶显示面板980的数据线。

图10示出了依据本发明实施例用以转换10-位数字数据的数字模拟转换器960。请参照图10，数字模拟转换器960包括珈玛电压转换器962与解码器961。珈玛电压转换器962产生具有不同电压电平的珈玛电压，而珈玛电压介于电压电平VA与VS之间，解码器961接收10-位的数字数据以选择其中一个珈玛电压，解码器961可以使用图2、图7A或图8中的布局结构。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围的前提下可作若干的更动与润饰，因此本发明的保护范围以本发明的权利要求为准。

Claims (16)

1.一种解码器，其用以接收一数字数据并输出一模拟电压，该解码器包括：

一主要开关阵列，用以接收该数字数据并于该数字数据在一第一范围内时输出电压；

一第一预解码开关阵列，用以接收该数字数据，当该数字数据在一第二范围内时预解码部分该数字数据以及输出电压；以及

一第二预解码开关阵列，用以接收该数字数据，当该数字数据在一第三范围内时预解码部分该数字数据以及输出电压；

其中，该主要开关阵列、该第一预解码开关阵列以及该第二预解码开关阵列的组合实质上为一矩形布局结构；并且

其中，该主要开关阵列包括第一数量的晶体管列，其分别对应于第一数量的伽玛电压；

该第一预解码开关阵列包括第二数量的晶体管列、用于生成第一预解码讯号的第一预解码器、以及用于接收第一预解码讯号的第一预解码晶体管；

该第二预解码开关阵列包括第三数量的晶体管列、用于生成第二预解码讯号的第二预解码器、以及用于接收第二预解码讯号的第二预解码晶体管。

2.如权利要求1所述的解码器，其中该主要开关阵列的列开关的数量为N0，该第一预解码开关阵列的列开关的数量为N1，该第二预解码开关阵列的列开关数量为N2，且N0＝N1+N2，其中N0、N1以及N2为正整数。

3.如权利要求2所述的解码器，其中N1＝N2。

4.如权利要求1所述的解码器，其中该主要开关阵列设定为依据该数字数据从多个第一珈玛电压中选择一个第一珈玛电压。

5.如权利要求1所述的解码器，其中该第一预解码开关阵列设定为依据该数字数据从多个第二珈玛电压中选择一个第二珈玛电压。

6.如权利要求5所述的解码器，其中该第一预解码器用以预解码该数字数据的最高有效位。

7.如权利要求1所述的解码器，其中该第二预解码开关阵列设定为依据该数字数据从多个第三珈玛电压中选择一个第三珈玛电压。

8.如权利要求7所述的解码器，其中该第二预解码器用以预解码该数字数据的最高有效位。

9.一源极驱动器，包括：

一种解码器，其用以接收一数字数据并输出一模拟电压，该解码器包括：

一主要开关阵列，用以接收该数字数据并于该数字数据在一第一范围内时输出电压；

一第一预解码开关阵列，用以接收该数字数据，当该数字数据在一第二范围内时预解码部分该数字数据以及输出电压；以及

一第二预解码开关阵列，用以接收该数字数据，当该数字数据在一第三范围内时预解码部分该数字数据以及输出电压；

其中，该主要开关阵列、该第一预解码开关阵列以及该第二预解码开关阵列的组合实质上为一矩形布局结构；并且

其中，该主要开关阵列包括第一数量的晶体管列，其分别对应于第一数量的伽玛电压；

该第一预解码开关阵列包括第二数量的晶体管列、用于生成第一预解码讯号的第一预解码器、以及用于接收第一预解码讯号的第一预解码晶体管；

该第二预解码开关阵列包括第三数量的晶体管列、用于生成第二预解码讯号的第二预解码器、以及用于接收第二预解码讯号的第二预解码晶体管。

10.如权利要求9所述的源极驱动器，其中该主要开关阵列的列开关的数量为N0，该第一预解码开关阵列的列开关的数量为N1，该第二预解码开关阵列的列开关数量为N2，且N0＝N1+N2，其中N0、N1以及N2为正整数。

11.如权利要求10所述的源极驱动器，其中N1＝N2。

12.如权利要求11所述的源极驱动器，其中该主要开关阵列设定为依据该数字数据从多个第一珈玛电压中选择一个第一珈玛电压。

13.如权利要求9所述的源极驱动器，其中该第一预解码开关阵列设定为依据该数字数据从多个第二珈玛电压中选择一个第二珈玛电压。

14.如权利要求13所述的源极驱动器，其中该第一预解码器用以预解码该数字数据的最高有效位。

15.如权利要求9所述的源极驱动器，其中该第二预解码开关阵列设定为依据该数字数据从多个第三珈玛电压中选择一个第三珈玛电压。

16.如权利要求15所述的源极驱动器，其中该第二预解码器用以预解码该数字数据的最高有效位。

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