CN101615050B - 特别为电源电压低于1v的应用生成温度补偿电压基准的电路 - Google Patents

Abstract

说明了一种用于特别为电源电压低于1V的应用生成温度补偿电压基准的电路，该类型的电路包括至少一个带隙电压发生器电路，该发生器电路被插入到第一和第二电压基准之间并包括运算放大器，该运算放大器具有连接到输入级的第一和第二输入端子，该输入级耦联到第一和第二输入端子，并且具有至少一对第一和第二双极晶体管，用于生成与温度成比例的第一电压分量。电路包括连接到带隙电压发生器电路的控制模块，向该第一控制节点供应偏置电压值，偏置电压值包括至少一个随着温度增加的电压分量，以用于补偿第一和第二双极晶体管的基极-发射极电压的变动并且确保运算放大器的一对输入晶体管的开启。电路具有适合于供应温度补偿电压值的输出端子。

Description

特别为电源电压低于1V的应用生成温度补偿电压基准的电路

技术领域

本发明涉及一种用于生成经温度补偿的电压基准的电路。

更具体地，本发明涉及一种此类型的电路：其包括至少一个电流基准(current reference)，该电流基准被插入到第一和第二参考电压基准之间并且包括运算放大器，该运算放大器又具有连接到输入级的第一和第二输入端子，以及耦联到第一电源电压基准并且插入到运算放大器的第一与第二输入端子之间的电流镜(current mirror)，和适合于供应该经温度补偿的电压基准的该电路的输出端子，所述输入级基本上包括利用至少一个第一双极晶体管生成与温度成比例的电流的发生器电路。

本发明特别地、但非排他性地涉及一种带隙(band-gap)型的电压发生器电路，并且参考此申请的领域仅通过例解而作出下列说明。

背景技术

用于生成电压基准(也简单地表示为电压基准)的电路被广泛地用在集成电路中用于极为不同的需求。

这些电路特别是供应具有高精度和稳定性的至少一个电学量，该至少一个电学量一般可用作若干电路模块中的基准，举例而言，电路模块例如是模拟/数字转换器、调压器、检测和/或测量电路，等等。

因而电压基准对于其意图用于的应用而言应当是强劲(strong)的，并且其特别是以良好的热稳定性以及良好的噪声抑制(noiserejection)为特征，从而供应与电源电压变动、以及包括该电源电压在内的集成电路的工作温度变动无关的稳恒输出电压值。

为此目的，电路通常用于生成带隙型的电压基准，或更简单地即带隙发生器，其中利用硅禁带(silicon prohibited band)的电位跳变(potential jump)(大约1.1eV)来生成与工作温度无关的精确电压基准。

特别是，这种带隙发生器由可借助于双极晶体管通过实现下列等式而以一种简单方式获得几乎与工作温度无关的电压VBG的实现结果(realisation)而产生。

VBG＝VBE+nVT    (1)

VBG是与温度无关的电压基准、或者是带隙的电压基准，VBE是在所使用的双极晶体管的基极与发射极端子之间的电压，VT是热电压(等于kT/q，k是玻尔兹曼(Bolzmann)常数，T是绝对温度而q是电子电荷)，n是乘法(multiplicative)参数，所述n被计算出来用以获得对电压VBE的温度变动的所需补偿。

当温度增加时双极晶体管的基极与发射极之间的电压VBE降低(在T＝300°K时为～-2.2mV/℃)，而热电压VT与温度本身成比例。换句话说，将要对随着绝对温度而降低的电压(VBE)进行补偿，即，该电压是CTAT(Complementary To Absolute Temperature；与绝对温度相补)且具有与绝对温度成比例或者PTAT(Proportional ToAbsolute Temperature；与绝对温度成比例)的校正系数(nVT)。

为了获得与温度无关的电压基准应确定出参数n的值，对于该参数n的值，在考虑温度T＝T＊等于所需工作温度时带隙电压VBG相对于温度的导数等于零。例如，如果将要在温度27℃处获得零变动的带隙电压基准VBG，则找到大约为1.26V的VBG的值，且处于环境温度下的电压VBE等于大约0.6V，并且参数n等于大约26。

在借助于寄生二极管(parasite diode)实现双极晶体管的全CMOS技术中可实现带隙发生器。在图1中示出一种使用运算放大器的可能的实施方式。

特别是，图1示出带隙电压基准VBG的发生器1。该发生器1包括运算放大器2，该运算放大器被插入到第一与第二电压基准之间，特别是在电源电压基准VDD和地GND之间。

运算放大器2具有第一输入端子T1以及第二输入端子T2，该第一输入端子T1特别是反相输入端子(-)，且该第二输入端子是同相输入端子(+)，运算放大器还具有输出端子，对应于发生器1的输出端子OUT，在该输出端子上供应带隙电压基准VBG。

发生器1也包括双极型级(bipolar stage)3，该双极型级3被插入到运算放大器2的输出端子OUT与地GND之间并且包括第一双极晶体管Q1和第二双极晶体管Q2，以及第一电阻元件R1、第二电阻元件R2和第三电阻元件R3。

更具体地，第一双极晶体管Q1被插入到运算放大器2的第二输入端子T2与地GND之间并且具有连接到第二双极晶体管Q2的基极端子的控制或基极端子，并且该两个基极端子都连接到地(该两个双极晶体管都是二极管接法的(diode-connected))。双极晶体管Q2还经过第一电阻元件R1连接到运算放大器2的第一输入端子T1，以及连接到地GND。

运算放大器2的第二输入端子T2还借助于第二电阻元件R2被反馈连接到运算放大器2的输出端子OUT，并且运算放大器2的第一输入端子T1类似地借助于第三电阻元件R3被反馈连接到运算放大器2的输出端子OUT。

应注意的是，运算放大器2执行双功能，即在发生器1应当供应电流时，实现与热电压VT成比例的电流，以及确保带隙电压基准VBG的输出供应具有所需的低阻抗。

由于存在着运算放大器2，有可能通过使得A_E2＝kA_E1而假定在其输入端子T1和T2上的电压值是相同的(V⁺＝V^-)，其中A_E1、A_E2分别是第一双极晶体管Q1和第二双极晶体管Q2的发射极端子的面积，k是为获得所需的温度补偿而计算出的适当工程参数。

此外还观察到R2＊IC1＝R3＊IC2，R2和R3分别是第二和第三电阻元件R2和R3的电阻值，IC1、IC2分别是第一和第二双极晶体管Q1和Q2的集电极电流，得到以下等式：

$I_{C2}=\frac{V_T}{R_2}\ln \left(\frac{R_3}{R_2}k\right)---\left(2\right)$

由此可容易地得出带隙电压基准VBG的表达式：

$V_{\mathrm{BG}}=V_{\mathrm{EB}1}+\frac{R_3}{R_1}{V}_T\ln \left(\frac{R_3}{R_2}k\right)---\left(3\right)$

V_EB1是在第一双极晶体管Q1的基极与发射极端子之间的电压，R1、R2、R3是第一、第二和第三电阻元件的电阻值。

应注意的是受检查的发生器1的电源电压基准VDD的最小值取决于运算放大器2的有效物理实现，但是其导致在任何情况中受到下面的基准电压值限制，该基准电压值被计算出来以便在环境温度下具有零变动，如上面所述，该基准电压值在环境温度下等于1.26V。

借助于运算放大器2实现的并且在图1中示出的发生器1因而不能被用于具有低于大约1.3V的电源电压的应用。

也有可能的是改进发生器1以使其适用于具有低于1.3V的电源电压的应用并且适于获得在图2中示出的发生器5，该发生器5也被插入到第一与第二电压基准之间，特别是电源电压基准VDD与地GND之间并且具有输出端子OUT’，在该输出端子处供应了带隙电压基准VBG。

发生器5也包括运算放大器2，该运算放大器2具有第一输入端子T1和第二输入端子T2以及输出端子OUT，该T1特别是反相输入端子(-)，该T2特别是同相输入端子(+)。

发生器5还包括输入级6，该输入级6被插入到运算放大器2的输入端子T1和T2与地GND之间并且包括第一双极晶体管Q1和第二双极晶体管Q2，以及第一电阻元件R1、第二电阻元件R2和第三电阻元件R3。

更特别地，在运算放大器2的第一输入端子T1与地GND之间插入与第一电阻元件R1相串联的第一双极晶体管Q1，并且该第一双极晶体管Q1具有连接到地GND的控制或基极端子。

类似地，在运算放大器2的第二输入端子T2与地GND之间插入与第二电阻元件R2及第三电阻元件R3相串联的第二双极晶体管Q2，并且该第二双极晶体管Q2具有连接到地GND的控制或基极端子。

发生器5也包括电流镜7，该电流镜被插入到电源电压基准VDD与内电路节点X’之间，并且被耦联到运算放大器2的输入端子T1、T2，以及与运算放大器2的输出端子OUT相耦联并包括第一、第二和第三MOS晶体管M1、M2和M3以及第一电容C1。

更特别地，第一MOS晶体管M1被插入到电源电压基准VDD与运算放大器2的第一输入端子T1之间并且具有连接到第二MOS晶体管M2的控制或栅极端子的控制或栅极端子，且这两个控制或栅极端子都连接到运算放大器的输出端子OUT，第二MOS晶体管M2继而被插入到电源电压基准VDD与运算放大器2的第二输入端子T2之间。类似地，第三MOS晶体管M3被插入到电源电压基准VDD与内电路节点X’之间，并且具有连接到运算放大器2的输出端子OUT、而且与第二MOS晶体管M2的基体端子(bulk terminal)相连接的控制或栅极端子。

最后，电流镜7的第一电容C1被插入到电源电压基准VDD和运算放大器2的输出端子OUT之间。

这样，电流镜7能够向内电路节点X’供应与在输入级6的第一双极晶体管Q1中流动的电流成比例的电流值IP1。

发生器5也包括输出级8，该输出级8被插入到内电路节点X’与地GND之间并且连接到发生器5的输出端子OUT’，该输出级8包括第三双极晶体管Q3、第四和第五电阻元件R4和R5以及第二电容C2。

更特别地，第四电阻元件R4和第三双极晶体管Q3被相互串联地插入到内电路节点X’与地GND之间，该第三双极晶体管Q3也具有连接到地GND的控制或基极端子。类似地，第五电阻元件R5和第二电容器C2被相互并联地插入到内电路节点X’与地GND之间。

应注意的是在运算放大器2的输入端子T1和T2上的电压值是相等的(V^-＝V⁺)并且具有：

A_E2＝nA_E1，R₁＝R₃，I_P1＝k₁I_P

其中：

A_E1、A_E2分别是输入级6的第一和第二双极晶体管Q1和Q2的发射极端子的面积，n是适当的乘法系数，所述n被计算出来用以获得所需的温度补偿，

R₁、R₃是输入级6的第一和第二电阻元件的电阻值，且

I_P、I_P1分别是输入级6的第一双极晶体管Q1中流动的电流值和在电流镜7的输出处与内电路节点X’相联系的电流值，k₁是由这个电流镜7的晶体管M1和M3的尺寸比率所引入的适当乘法系数；

采用具有简单数学表达式，可以获得带隙电压基准VBG的下列表达式：

$V_{\mathrm{BG}}=\frac{R_5}{R_5+R_4}(V_{\mathrm{EB}3}+\frac{R_4}{R_2}{V}_T{K}_1\ln \left(\frac{I_{S2}}{I_{S1}}\right))---\left(4\right)$

其中有：

R₂是输入级6的第二电阻元件的电阻值，

R₄、R₅是输出级8的第四和第五电阻元件的电阻值，

V_EB3是在输出级8的第三双极晶体管Q3的基极与发射极端子之间的电压值；且

I_S1、I_S2分别是第一和第二双极晶体管的反向饱和电流值。

因而发生以下情况，即当双极晶体管的基极与发射极端子之间的电压值V_EB较低时，电阻元件R1和R3适合于确保运算放大器2的输入处的信号在高温下也是足以满足需求的。

实际上，应注意的是，对于具有低电源电压值的应用而言，实现运算放大器所用的差动对(differential pair)应当是n沟道型的，因为一对p沟道晶体管对于低于大约1.4V的电源电压值将会被关断。被布置成与双极晶体管Q1和Q2相串联的电阻元件R1和R3具有这样的功能：通过基本上将运算放大器2的输入端子T1和T2处的电压值增加一定的量，允许在运算放大器2的输入端子T1与T2处有正确的操作范围，因为这些双极晶体管Q1和Q2的电压VBE在高温下降低过多以确保n沟道晶体管的开启。

以此方式，发生器5能够在降至等于大约1.1V的电源电压值情况下提供良好的性能。

然而，对于低电源电压值，且特别是在低温下，当双极晶体管的基极与发射极端子之间的电压值V_EB较高时，可能发生的是，电流镜7的第一和第二MOS晶体管M1和M2以在源极与漏极端子之间的非常低的电压值Vds来工作，并且该第一和第二MOS晶体管M1和M2的源极与漏极端子之间的电压值Vds极其不同于在第三MOS晶体管M3的源极和漏极端子之间的电压值Vds，该后一个电压被认为是对于整个温度范围恒定的。

这些不同的操作条件可导致电流的镜像错误(mirroring error)，当温度变动时这可引起发生器5的不良特性(poor behaviour)。

本发明所基于的技术问题在于，提供与温度无关且具有某种结构和功能特征的电压基准发生器电路，所述结构和功能特征使得可以克服仍影响着根据现有技术而实现的、并且特别是在具有低电源电压值的应用情况中的发生器的限制及缺陷，以确保施加到带隙发生器中所包含的运算放大器的输入端子上的电压值足以保证运算放大器的n沟道输入对的开启。

发明内容

本发明所基于的解决方案构思是适当地并且动态地驱动与带隙发生器的运算放大器的输入端子相连接的双极晶体管的控制端子，该带隙发生器包含在经温度补偿的电压基准发生器电路中，以便在温度变动时将施加在此运算放大器上的电压维持为尽可能恒定的，从而获得施加到这些输入端子上的正确的共模电压范围，并且因而对于非常低的电源电压值、特别是低于1V的电源电压值而言获得运算放大器的n沟道输入对的正确操作。

更特别地，本发明有利地生成了基极偏置电压，该基极偏置电压相对于连接到带隙电路的运算放大器的输入端子处的双极晶体管的基极-发射极电压按照相反的(inverse)方式取决于温度，并且将该基极偏置电压与所述基极-发射极电压相加起来以补偿其随着温度的变化，以及在这个运算放大器的输入端子处获得在整个温度范围内具有适当值的电压。

在此解决方案构思的基础上，通过用于生成经温度补偿的电压基准的电路来解决该技术问题，该类型的电路包括至少一个带隙电压发生器电路，该发生器电路被插入到第一和第二电压基准之间并包括运算放大器，该运算放大器具有连接到输入级的第一和第二输入端子，该输入级被耦联到所述第一和第二输入端子并且具有至少一对第一和第二双极晶体管用于生成与温度成比例的第一电压分量。有利的是，根据本发明的一个方面，该电路包括与至少一个第一控制节点联系地连接到所述带隙电压发生器电路的控制模块，向该第一控制节点供应包括有至少一个电压分量的偏置电压值，该至少一个电压分量随着温度而增加，以用于补偿所述第一和第二双极晶体管的基极-发射极电压的变动并确保所述运算放大器的一对输入晶体管的开启，所述电路具有适合于供应经温度补偿的电压值的输出端子，该经温度补偿的电压值是通过将与温度成比例的所述第一电压分量以及与温度成反比例的第二分量进行相加而得到的。

根据本发明的另一方面，所述控制模块与所述输入级的所述第一双极晶体管的基极端子联系地连接到所述带隙电压发生器电路。

根据本发明的再一方面，所述第一双极晶体管连接在所述运算放大器的所述第二输入端子与所述第二电压基准之间，并且所述第二双极晶体管与电阻元件相互串联地连接在所述运算放大器的所述第一输入端子与所述第二电压基准之间，其特征在于所述控制模块通过与所述输入级的所述第一和第二双极晶体管的共用基极端子相联系地连接到所述带隙电压发生器电路。

根据本发明的又一方面，控制模块还通过与第三控制节点相联系的方式连接到基准模块，所述基准模块适合于供应镜像在基准电压值中的不随温度变化的基准电流值。

特别是，根据本发明的此方面，所述控制模块包括：

-第一和第二MOS晶体管，它们相互串联地被插入到所述第一电压基准与所述第一控制节点之间并且通过与内电路节点相联系的方式互联；和

-第三和第四MOS晶体管，它们相互串联地被插入到所述第一电压基准与又一内电路节点之间，

所述第一晶体管具有控制端子，所述第二晶体管具有控制端子，所述第一晶体管的控制端子连接到所述第三晶体管的控制端子，所述第二晶体管的控制端子连接到所述第四晶体管的控制端子，继而成二极管接法，所述第一和第三晶体管的所述共用控制端子连接到所述运算放大器的输出端子。

而且，根据本发明的此方面，所述控制模块还包括：

-第五和第六MOS晶体管，它们相互并联地被插入到所述第一控制节点与所述第二电压基准之间，所述第五晶体管具有与所述内电路节点相连接的控制端子，所述第六晶体管具有与所述第三控制节点相连接的控制端子；和

-第七MOS晶体管和电阻元件，它们相互并联地被插入到所述又一内电路节点与所述第二电压基准之间，所述第七晶体管具有与所述第三控制节点相连接的控制端子。

特别是，所述第七MOS晶体管具有等于所述第六晶体管的尺寸n倍的尺寸，n是适当挑选的参数。

根据本发明的另一方面，所述基准模块生成不随温度变化的所述基准电流值，其源于由所述带隙电压发生电路所生成的带隙电压值，该基准电流值镜像在所述基准电压值中。

特别是，根据本发明的此方面，所述基准模块包括电流基准，而该电流基准又基本上包括具有至少一个输入端子的运算放大器以及第一和第二晶体管与电阻元件，该至少一个输入端子连接到所述带隙电压发生器电路并且从该带隙电压发生器电路接收所述带隙电压值，其中：

-所述第一晶体管被插入到所述第一电压基准与所述运算放大器的又一个第一输入端子之间，并且具有连接到所述第一内电路节点的以及连接到所述第二晶体管的控制端子的控制端子；

-所述第二晶体管被插入到所述第一电压基准与第二内电路节点之间，且

-所述电阻元件连接在所述第一内电路节点与所述第二电压基准之间。

根据本发明的此方面，所述基准模块还包括第三晶体管，该第三晶体管被插入到在所述电流基准的输出处的所述第二内电路节点与所述第二电压基准之间，并且具有以二极管接法连接到所述第二内电路节点的控制端子，用于实现在所述电阻元件中流动的基准电流的镜像并且将该镜像转换为将要被供应到所述控制模块的所述第三控制节点的所述基准电压值。

根据本发明的又一方面，所述带隙电压发生器电路还包括连接到所述运算放大器的输出端子并且连接到所述电路的所述输出端子的电流镜。

而且，根据本发明的此方面，所述带隙电压发生器电路还包括输出级，该输出级连接到所述电路的所述输出端子并且包括至少一个第三双极晶体管以及电阻分压器(resistive divider)，该至少一个第三双极晶体管以及该电阻分压器被插入到所述输出端子与所述第二电压基准之间以将所述经温度补偿的电压值固定到所需水平。

也通过一种用于生成经温度补偿的电压基准的方法来解决该技术问题，该电压基准源于由带隙电压发生器电路获得的带隙电压，该发生器电路包括运算放大器，该运算放大器具有连接到至少一对第一和第二双极晶体管的输入端子，该方法包括以下步骤：

-生成随着温度而增加的所述经温度补偿的电压基准的分量，作为所述第一和第二双极晶体管的基极-发射极电压的差；

-通过施加由连接到所述基极端子的控制模块供应的偏置电压值而驱动所述第一双极晶体管的基极端子；和

-获得所述经温度补偿的电压值，该电压值为与温度成比例的第一电压分量和与温度成反比例的第二分量的总和，

所述驱动步骤提出，所述控制模块向所述第一双极晶体管的所述基极端子施加偏置电压值，该偏置电压值至少包括随着温度而增加的所述电压分量，用于补偿在所述第一双极晶体管的基极与发射极端子之间获得的与温度成比例的所述第一电压分量的变动，并且确保所述运算放大器的一对输入晶体管的开启。

根据本发明的另一方面，所述双极晶体管的所述基极端子的所述驱动步骤还生成所述经温度补偿的值的第三负分量(substractivecomponent)，该第三负分量不随温度变化的并且能够为所获得的电压值添加固定基本成份，并因而获得用于固定所需值的自由度。

还通过用于智能卡(Smart Card)的存储器来解决该技术问题，其特征在于，该存储器包括用于生成如前所述的经温度补偿的电压基准的电路。

而且，通过基准发生器解决该技术问题，该基准发生器包括：

输出级，其可操作以提供在温度范围内具有基本恒定值的基准信号；

放大器，其具有输入节点且具有耦联到输出级的输出节点；

输入级，其耦联到放大器并且可操作以用驱动信号来驱动输入节点；和

偏置级，其耦联到输入级并且可操作以在所述温度范围内将驱动信号维持在信号范围内。

根据本发明的此方面，所述偏置级可操作以在所述温度范围内将驱动信号的温度系数维持在基本为零处。

此外，通过集成电路解决该技术问题，该集成电路包括：

基准发生器，包括：

输出级，其可操作以提供在温度范围内具有基本恒定值的基准信号，

差动放大器，其具有第一和第二输入节点并且具有耦联到输出级的输出节点，

输入级，其耦联到放大器并且可操作以分别用第一和第二驱动信号来驱动第一和第二输入节点，和

偏置级，其耦联到输入级并且可操作以在所述温度范围内将第一和第二驱动信号维持在信号范围内。

最后，通过一种系统解决该技术问题，该系统包括：

第一集成电路，包括：

基准发生器，包括：

-输出级，其可操作以提供在温度范围内具有基本恒定值的基准信号，

-差动放大器，其具有第一和第二输入节点并且具有耦联到输出级的输出节点，

-输入级，其耦联到放大器并且可操作以分别用第一和第二驱动信号来驱动第一和第二输入节点，和

-偏置级，其耦联到输入级并且可操作以在所述温度范围内将第一和第二驱动信号维持在信号范围内；和

耦联到第一集成电路的第二集成电路。

根据本发明的此方面，第一或第二集成电路包括控制器。

而且，该第一和第二集成电路可以被布置在同一模具(die)上或可被分别布置在第一和第二模具上。

根据本发明的电路、方法和系统的特征和优点将通过参考附图作为示意而非限制性实例而给出的下列说明而显而易见。

附图说明

在这些附图中：

图1示意性地示出了根据现有技术实现的带隙电压基准发生电路的一种可能的电路实施方式；

图2示意性地示出了根据现有技术实现的并且适于具有低电源电压的应用的带隙电压基准发生器电路的又一实施例；

图3A示意性地示出了一种根据本发明实现的用于产生经温度补偿的电压基准的电路；

图3B示意性地并且更具体地示出了图3A的电路；

图4示意性地并且更具体地示出了图3A的电路；

图5示意性地示出了图3A的电路的细节；

图6示意性地示出了根据本发明的经温度补偿的电压基准发生器电路的一种可能的电路实施方式；和

图7示出了当温度变动时通过根据本发明的发生电路获得的经温度补偿的电压基准的图案；

图8示出了用等于0.9V的电源电压实现的根据本发明发生电路的电源抑制分析(rejection analysis on the supply)或PSRR(电源抑制比)。

具体实施方式

关于这些附图，并且具体地关于图3A，用附图标记10来示意性地并且全局性地标示出特别是使用带隙电压来生成经温度补偿的电压基准的电路，其在下文中被简单地标示为发生器10。

发生器10包括被标示为带隙电路13的带隙电压VBG的发生器电路13。正如关于图2可见的，带隙电路13包括具有至少一个第一双极晶体管和一个第二双极晶体管的运算放大器，该至少一个第一双极晶体管和第二双极晶体管连接到此运算放大器的输入端子以及输出端子OUT。此运算放大器还包括连接到这些输入端子的一对n沟道差动MOS晶体管。

根据本发明有利的是，带隙电路13通过与第一和第二控制节点Xc1和Xc2相联系的方式与控制模块14相耦联。特别是，控制模块14适于通过与第一控制节点Xc1相联系的方式在带隙电路13的双极晶体管的基极端子上施加第一偏置电压(biasing voltage)值VBase，特别是施加被添加给在这些双极晶体管的基极与发射极端子之间电压值V_BE的电压值，并获得足够的共模电压，该共模电压能够确保在带隙电路13中的运算放大器正确运行并且特别是确保该运算放大器的n沟道输入MOS晶体管的差动对的开启。而且，控制模块14通过与第二控制节点Xc2相联系的方式接收第二偏置电压值Vpbias。正如以下在说明中将显而易见的，根据本发明有利的是，控制模块14施加偏置电压值，其具有随温度T而增加的至少一个分量以补偿在基极与发射极端子之间电压V_BE的变动。而且，根据本发明有利的是，从这些电压的总和中减掉不随温度T变化的量，用以为所获得的电压值添加基本上固定的基本成份(add a substantially fixed base tothe voltage value as obtained)，并且从而适当地在运算放大器的输入端子处固定共模电压电平。

根据本发明有利的是，发生器10还包括基准模块11，该基准模块11耦联到控制模块14的第三控制节点Xc3，并且向该第三控制节点供应基本上不随温度变化的电压值Viref。

在本发明的一种实施例中，基准模块11生成不随温度变化的电流值Iref，其源于由带隙电路13所生成的带隙电压VBG的值，该电流值经过基准电压Viref而被镜像。

在此情况下，正如在图3B中示意性地示出的，基准模块11被插入到第一和第二电压基准之间，特别是在电源电压基准VDD与地GND之间，并且包括电流基准12，该电流基准12又包括运算放大器OTA(跨导放大器)。

运算放大器OTA具有第一输入端子和第二输入端子以及连接到第一内电路节点X1的输出端子，该第一输入端子特别是反相输入端子(-)，该第二输入端子特别是同相输入端子(+)。运算放大器OTA的第二输入端子适当地连接到带隙电路13的输出端子OUT并且从该输出端子OUT接收带隙电压VBG。

特别是，电流基准12还包括第一和第二MOS晶体管M1和M2，以及第一电阻元件R1。第一MOS晶体管M1被插入到电源电压基准VDD与运算放大器OTA的第一输入端子之间并且具有控制或栅极端子，第一MOS晶体管M1的控制或栅极端子耦联到第一内电路节点X1以及耦联到第二MOS晶体管M2的控制或栅极端子，该第二MOS晶体管M2又被插入到电源电压基准VDD与第二内电路节点X2之间。第一电阻元件R1又耦联在第一内电路节点X1与地GND之间。

此外，基准模块11包括第三MOS晶体管M3，该第三MOS晶体管M3被插入到电流基准12的输出处的第二内电路节点X2与地GND之间，并且具有以二极管接法连接到第二内电路节点X2的控制或栅极端子。以此方式，第三MOS晶体管M3实现了基准电流Iref的镜像(mirror)，此镜像对第一电阻元件R1中流动的基准电流Iref进行镜像，并且将该基准电流转换为基准电压值Viref，将该基准电压值供应到控制模块14的第三控制节点Xc3。

应注意的是，获得了此基准电流Iref，其源于电阻R1上的带隙电压VBG并且因而在温度方面是稳定的。

在图3B中所示实施例中，第一和第二晶体管M1和M2是PMOS晶体管，而第三晶体管M3是NMOS晶体管。

在图4中更详细地示出根据本发明的发生器10，特别是由控制模块14控制的带隙电路13。

正如先前所见的，发生器10因而包括带隙电路13，该带隙电路通过与第一和第二控制节点Xc1和Xc2相联系的方式耦联到控制模块14，以及通过与第三控制节点Xc3相联系的方式耦联到基准模块11。

带隙电路13包括运算放大器OA1，该运算放大器OA1具有第一输入端子T1和第二输入端子T2以及输出端子Tout，该T1特别是反相输入端子(-)，该T2特别是同相输入端子(+)。

更特别地，正如结合现有技术所见的，第一和第二输入端子T1和T2耦联到输入级15，该输入级包括第一和第二双极晶体管Q1和Q2以及第二电阻元件R2。第一双极晶体管Q1被插入到运算放大器OA1的第二输入端子T2与地GND之间并且具有控制或基极端子，该控制或基极端子通过与第一控制节点Xc1相联系的方式耦联到第二双极晶体管Q2的控制或基极端子。此外，第二电阻元件R2和第二双极晶体管Q2被相互串联地插入到运算放大器OA1的第一输入端子T1与地GND之间。

根据本发明有利的是，输入级15的第一和第二双极晶体管Q1和Q2的共用基极端子耦联到控制模块14并且从该控制模块14接收第一偏置电压值VBase。

此外，带隙电路13包括电流镜16，该电流镜16耦联到运算放大器OA1的输入和输出端子并且包括第一、第二、第三和第四镜像MOS晶体管MS1、MS2、MS3和MS4。

特别是，第一镜像MOS晶体管MS1被插入到电源电压基准VDD与第三内电路节点X3之间并且具有控制或栅极端子，第一镜像MOS晶体管MS1的控制或栅极端子耦联到运算放大器OA1的输出端子Tout并且耦联到第二镜像MOS晶体管MS2的控制或栅极端子，该第二镜像MOS晶体管MS2又被插入到电源电压基准VDD与带隙电路13的输出端子OUT之间，该带隙电路13的输出端子OUT对应于发生器10的输出端子。类似地，第三和第四镜像MOS晶体管MS3和MS4分别被插入到电源电压基准VDD与运算放大器OA1的第二和第一输入端子T2和T1之间，并且分别具有彼此连接且连接到运算放大器OA1的输出端子Tout的控制或栅极端子。在图4中所示的实施例中，镜像晶体管MS1、MS2、MS3和MS4是PMOS晶体管。

此外，带隙电路14包括耦联到输出端子OUT的输出级17。特别是，输出级17又包括第三双极晶体管Q3以及电阻分压器18，该第三双极晶体管Q3被插入到第三内电路节点X3与地GND之间并且具有耦联到地GND的控制或基极端子，该电阻分压器18包括耦联在第三内电路节点X3与输出端子OUT之间的第一电阻元件R1’和耦联在输出端子OUT与地GND之间的第二电阻元件R2’。

应注意的是输出级17并且特别是电阻分压器18，允许将在输出端子OUT处获得的带隙电压VBG的值固定到所需值，例如等于0.65V。

有可能考虑用于输出级17的其它配置，特别是具有与第一电阻R1’相串联地被插入到输出端子OUT与地GND之间的、与第二电阻元件R2’相并联的第三双极晶体管Q3。

正如先前所述，根据本发明有利的是，双极晶体管Q1和Q2的共用基极端子耦联到控制模块14的第一控制节点Xc1，该控制模块14适于施加第一偏置电压值Vbase，特别是被添加给这些双极晶体管的基极与发射极端子之间电压值V_BE的这样一种电压值，且获得了足够的共模电压，该共模电压能够确保运算放大器OA1的正确运行，特别适于确保此运算放大器OA1的n沟道输入MOS晶体管对的开启。

实际上应记住，可能期望的情况是，施加到运算放大器OA1的输入端子上的共模电压与带隙输出电压VBG的差异尽可能的小，以因此减少由特别是包括P型MOS晶体管的电流镜16由于所谓的早期效应(Early effect)所引入的系统误差。

根据本发明有利的是，通过在图5中更详细示出的控制模块14，获得了电流镜的这种抵消作用(nullifying effect)。

特别是，控制模块14被插入到电源电压基准VDD与地GND之间，并且具有与第三控制节点Xc3相联系的输入端子以及与第一控制节点Xc1相联系的输出端子。

控制模块14包括第一和第二MOS晶体管M5和M6以及第三和第四MOS晶体管M10和M7，该第一和第二MOS晶体管被相互串联地插入到电源电压基准VDD与第一控制节点Xc1之间，并且通过与第四内电路节点X4相联系的方式互联，该第三和第四MOS晶体管被相互串联地插入到电源电压基准VDD与第五内电路节点X5之间。

更特别地，第一晶体管M5是PMOS晶体管且具有控制或栅极端子，第一晶体管M5的控制或栅极端子通过与端子Tout相联系的方式与同样是PMOS晶体管的第三晶体管M10的控制或栅极端子耦联，该端子Tout是图4的运算放大器OA1的输出端子。此外，第二晶体管M6是NMOS晶体管并且具有控制或栅极端子，该第二晶体管M6的控制或栅极端子耦联到同样是NMOS晶体管且成二极管接法的第四晶体管M7的控制或栅极端子。

控制模块14还包括第五和第六MOS晶体管M8和M9，它们相互并联地插入到第一控制节点Xc1与地GND之间。特别是，第五晶体管M8是NMOS晶体管并且具有耦联到第四内电路节点X4的控制或栅极端子，而第六晶体管M9是NMOS晶体管并且具有耦联到第三控制节点Xc3的控制或栅极端子。

控制模块14还包括第七MOS晶体管M11和电阻元件R3，它们相互并联地插入到第五内电路节点X5与地GND之间。特别是，第七晶体管M11是具有耦联到第三控制节点Xc3的控制或栅极端子的NMOS晶体管。

正如先前所见的，控制模块14在第三控制节点Xc3上接收由基准模块11供应的基准电压值Viref。

根据本发明有利的是，控制模块14向第一控制节点Xc1供应第一偏置电压值VBase，该第一偏置电压值基本上等于在第五内电路节点X5处的电压值VSource并且基本上等于：

VSource＝VBase＝(ΔVeb/R2-n＊VBG/R1)＊R3   (5)

实际上，立即要验证的是，在包括晶体管M7和M10的支路中有基本上等于ΔVeb/R2的电流Iptat流动，ΔVeb是在输入级15的两个双极晶体管Q1与Q2的两个基极-发射极电压Veb之间的差，该电流Iptat被分成与基准电流Iref成比例且在包括第七晶体管M11的支路中流动的第一电流以及在包括电阻元件R3的支路中流动的第二电流Ir。此外，在包括第六晶体管M9的支路中也有与基准电流Iref成比例的电流流动。通过基准模块11获得第一电流Iref的值，其源于带隙电压VBG并且等于Iref＝VBG/R1，R1是图3B中所示电流基准12的电阻元件。

将第七晶体管M11的尺寸选择为等于第六晶体管M9的尺寸的n倍，n是合适选择的乘法参数。

以此方式，通过下面的等式给出施加到运算放大器12的输入端子T1与T2上的共模电压Vcommon：

Vcommon＝Veb+ΔVeb＊(R3/R2)-n＊VBG＊(R3/R1)    (6)

其中：

Veb是在输入级15的第一双极晶体管Q1的发射极与基极端子之间的电压值，Δveb是在输入级15的两个双极晶体管Q1和Q2的两个基极-发射极电压Veb之间的差；

VBG是由带隙电路13供应的带隙电压值；

R1是基准模块11的电阻元件的电阻值；

R2是在输入级15中连接到第二双极晶体管Q2的电阻元件的电阻值；且

R3是控制模块14的电阻元件的电阻值。

换句话说，根据本发明有利的是，控制模块14允许获得由随着温度T而降低的第一分量(Veb)、随着温度T而增加的第二分量(ΔVeb＊(R3/R2))和减掉了不随温度T变化的第三分量(n＊VBG＊(R3/R1))的若干分量所给出的合成电压，该第二分量补偿第一分量的变动。特别是，第三分量允许向所获得的电压值添加固定的基本成分并且因而适当地在运算放大器的输入端子处固定共模电平。

在图6中示出根据本发明的发生器10的总设计，其中，为了简单起见，已忽略了基准模块11的图解并且其中已经对应于晶体管M6和M7的共用栅极端子进一步表示出了第六内电路节点X6。

根据本发明有利的是，如上面所解释的，发生器10随后供应与温度充分无关的带隙电压VBG基准，并且用低于1V的电源电压运行。

本发明也涉及到一种方法，用于生成经温度补偿的电压基准VBG，其源于由带隙电路13获得的带隙电压，该带隙电路13包括具有耦联到至少一个第一和一个第二双极晶体管Q1和Q2的输入端子的运算放大器OA1。

该方法因而包括以下步骤：

-生成随着温度而降低的经温度补偿的电压基准的第一分量，作为所述双极晶体管之一、特别是第一双极晶体管Q1的基极-发射极电压；

-通过施加由耦联到此基极端子的控制模块14供应的偏置电压值VBase而驱动第一双极晶体管Q1的基极端子；和

-在发生器10的输出端子OUT上获得经温度补偿的电压值VBG。

适当地，驱动步骤提出，控制模块14向第一双极晶体管Q1的基极端子施加偏置电压值VBase，该偏置电压值包括随温度而增加的至少一个电压分量(ΔVeb＊(R3/R2))，以补偿在第一双极晶体管Q1的基极与发射极端子VBE之间获得的与温度成反比的电压(VBE)的变动。以此方式，如先前所解释的，基本上确保了运算放大器OA1的n沟道输入晶体管对的开启。

根据本发明有利的是，第一双极晶体管Q1的基极端子的驱动步骤还生成不随温度变化并且能够为所获得的电压值添加固定的基本成分的偏置电压值的第三负分量(n＊VBG＊(R3/R1))，并因而生成用于在运算放大器的输入端子处固定共模值的自由度。

所提出的发生器10的一个或更多实施例可在用于智能卡的存储器中有特定应用，并且也可涉及到用于包括有如上所述的至少一个经温度补偿的电压基准发生器10的特定类型智能卡的存储器。

在图7和图8中示出由申请人执行的实验性测试的结果。

特别是，图7示出用等于0.9V的电源电压进行仿真且使得温度在从-40℃至125℃的范围内变动的、根据本发明的发生器10的温度分析。

可以注意到，在整个温度范围内所考虑的带隙电压VBG的全局性变动低于3mV。

图8通报了用等于0.9V的电源电压实现的发生器10的电源抑制分析或PSRR(电源抑制比)。随后发生的是，根据本发明的发生器10在低频率处确保大约65dB的PSRR值，以及较坏情况下在50kHz的频率处确保大约31dB的PSRR值。

总而言之，根据本发明的发生器10具有下列优点：

-确保用低于1V的电源电压也实现电流基准的正确运行；

-确保在电源基准处的高噪声抑制；

-在对电源电压变动以及温度变动的灵敏性方面具有良好性能；和

-对所获得的电压值提供良好的温度补偿。

合适地，根据本发明的电路的建议实施方式也适当地考虑到面积占用，这是在技术进步时会变得越来越重要的参数。

发生器10的实施例可被包括在诸如存储器电路这样的集成电路(IC)中，该集成电路可被包括在诸如计算机系统这样的系统中。IC可耦联到系统的另一IC(例如，控制器)，且这些IC可以位于同一模具或不同模具上。

自然地，为了满足本地和特定要求，本领域技术人员可将许多修改和变动应用于上述解决方案。特别是，尽管已经参考其所说明的实施例用一定的详尽程度说明了本发明，应理解的是可能有形式和细节上的各种删节、替换和改变以及其它实施例。此外，其明确地意图在于，结合本发明的任何所披露的实施例所说明的具体元件和/或方法步骤可被合并到任何其它实施例中作为设计选择的一般内容。

Claims (13)

1.一种用于生成经温度补偿的电压基准(VBG)的电路(10)，该电路包括至少一个带隙电压发生器电路(13)，该至少一个带隙电压发生器电路被插入到第一电压基准(VDD)和第二电压基准(GND)之间并且包括运算放大器(OA1)，该运算放大器又具有连接到输入级(15)的第一和第二输入端子(T1，T2)，输入级(15)耦联到所述第一和第二输入端子(T1，T2)，并且包括至少一对第一和第二双极晶体管(Q1，Q2)用于生成与温度成比例的第一电压分量(ΔVBE)，其特征在于该用于生成经温度补偿的电压基准(VBG)的电路(10)包括控制模块(14)，该控制模块通过与至少一个第一控制节点(Xc1)相联系的方式连接到所述带隙电压发生器电路(13)，所述第一控制节点(Xc1)耦合至所述输入级(15)的所述第一双极晶体管(Q1)的基极端子，向该至少一个第一控制节点(Xc1)供应偏置电压值(VBase)，该偏置电压值包括至少一个随着温度增加的电压分量，以用于补偿所述第一和第二双极晶体管(Q1，Q2)的基极-发射极电压(Vbe)的变动并且确保所述运算放大器(OA1)的一对输入晶体管的开启，所述用于生成经温度补偿的电压基准(VBG)的电路(10)具有适合于供应经温度补偿的电压基准(VBG)的输出端子(OUT)，该经温度补偿的电压基准是通过将与温度成比例的所述第一电压分量(ΔVBE)以及与温度成反比例的第二分量(VBE3)进行求和而得到的，所述控制模块(14)还通过与另外的控制节点(Xc3)相联系的方式连接到基准模块(11)，所述基准模块(11)适合于供应被镜像在基准电压值(Viref)中的不随温度变化的基准电流值(Iref)。

2.根据权利要求1的用于生成经温度补偿的电压基准(VBG)的电路(10)，其中，所述第一双极晶体管(Q1)连接在所述运算放大器(OA1)的所述第二输入端子(T2)与所述第二电压基准(GND)之间，并且所述第二双极晶体管(Q2)与电阻元件(R2)串联地连接在所述运算放大器(OA1)的所述第一输入端子(T1)与所述第二电压基准(GND)之间，其特征在于所述控制模块(14)通过与所述输入级(15)的所述第一和第二双极晶体管(Q1，Q2)的共用基极端子相联系的方式连接到所述带隙电压发生器电路(13)。

3.根据权利要求1的用于生成经温度补偿的电压基准(VBG)的电路(10)，其特征在于，所述控制模块(14)包括：

-第一和第二MOS晶体管(M5，M6)，该第一和第二MOS晶体管相互串联地插入到所述第一电压基准(VDD)与所述第一控制节点(Xc1)之间并且通过与内电路节点(X4)相联系的方式互联；和

-第三和第四MOS晶体管(M10，M7)，该第三和第四MOS晶体管相互串联地插入到所述第一电压基准(VDD)与又一内电路节点(X5)之间，

所述第一MOS晶体管(M5)具有控制端子，且所述第二MOS晶体管(M6)具有控制端子，所述第一MOS晶体管的控制端子连接到所述第三MOS晶体管(M10)的控制端子，所述第二MOS晶体管的控制端子连接到所述第四MOS晶体管(M7)的控制端子，继而成二极管接法，所述第一和第三MOS晶体管(M5，M10)的共用控制端子连接到所述运算放大器(OA1)的输出端子(Tout)。

4.根据权利要求3的用于生成经温度补偿的电压基准(VBG)的电路(10)，其特征在于，所述控制模块(14)还包括：

-第五和第六MOS晶体管(M8，M9)，该第五和第六MOS晶体管相互并联地插入到所述第一控制节点(Xc1)与所述第二电压基准(GND)之间，所述第五MOS晶体管(M8)具有与所述内电路节点(X4)相连接的控制端子，且所述第六MOS晶体管(M9)具有与所述另外的控制节点(Xc3)相连接的控制端子；和

-第七MOS晶体管(M11)和电阻元件(R3)，该第七MOS晶体管(M11)和电阻元件(R3)相互并联地插入到所述又一内电路节点(X5)与所述第二电压基准(GND)之间，所述第七MOS晶体管(M11)具有与所述另外的控制节点(Xc3)相连接的控制端子。

5.根据权利要求4的用于生成经温度补偿的电压基准(VBG)的电路(10)，其特征在于，所述第七MOS晶体管(M11)具有等于所述第六MOS晶体管(M9)的尺寸n倍的尺寸，n是适当挑选的参数。

6.根据权利要求1的用于生成经温度补偿的电压基准(VBG)的电路(10)，其特征在于，所述基准模块(11)生成不随温度变化的所述基准电流值(Iref)，其源于由所述带隙电压发生电路(13)所生成的带隙电压值(VBG)，该基准电流值被镜像在所述基准电压值(Viref)中。

7.根据权利要求6的用于生成经温度补偿的电压基准(VBG)的电路(10)，其特征在于，所述基准模块(11)包括电流基准(12)，该电流基准又基本上包括具有至少一个输入端子的运算放大器以及第一和第二MOS晶体管(M1，M2)与电阻元件(R1)，该至少一个输入端子连接到所述带隙电压发生器电路(13)并且从该带隙电压发生器电路(13)接收所述带隙电压值(VBG)，其中：

-所述第一MOS晶体管(M1)被插入到所述第一电压基准(VDD)与所述运算放大器的又一个第一输入端子之间，并且具有连接到第一内电路节点(X1)以及连接到所述第二MOS晶体管(M2)的控制端子的控制端子；

-所述第二MOS晶体管(M2)被插入到所述第一电压基准(VDD)与第二内电路节点(X2)之间，以及

-所述电阻元件(R1)连接在所述第一内电路节点(X1)与所述第二电压基准(GND)之间。

8.根据权利要求7的用于生成经温度补偿的电压基准(VBG)的电路(10)，其特征在于，所述基准模块(11)还包括第三MOS晶体管(M3)，该第三晶体管被插入到在所述电流基准(12)的输出处的所述第二内电路节点(X2)与所述第二电压基准(GND)之间，并且具有以二极管接法连接到所述第二内电路节点(X2)的控制端子，用于实现在所述电阻元件(R1)中流动的基准电流(Iref)的镜像并且将该镜像转换为将要被供应到所述控制模块(14)的所述另外的控制节点(Xc3)的所述基准电压值(Viref)。

9.根据前述权利要求中任一项的用于生成经温度补偿的电压基准(VBG)的电路(10)，其特征在于，所述带隙电压发生器电路(13)还包括连接到所述运算放大器(OA1)的输出端子(Tout)并且连接到所述用于生成经温度补偿的电压基准(VBG)的电路(10)的所述输出端子(OUT)的电流镜(16)。

10.根据权利要求9的用于生成经温度补偿的电压基准(VBG)的电路(10)，其特征在于，所述带隙电压发生器电路(13)还包括输出级(17)，该输出级连接到所述用于生成经温度补偿的电压基准(VBG)的电路(10)的所述输出端子(OUT)并且包括至少一个第三双极晶体管(Q3)以及电阻分压器(18)，该至少一个第三双极晶体管(Q3)以及电阻分压器(18)被插入到所述输出端子(OUT)与所述第二电压基准(GND)之间以将所述经温度补偿的电压基准(VBG)固定到所需水平。

11.一种用于生成经温度补偿的电压基准(VBG)的方法，该电压基准源于由带隙电压发生器电路(13)获得的带隙电压，该带隙电压发生器电路包括运算放大器(OA1)，该运算放大器具有连接到至少一对第一和第二双极晶体管(Q1，Q2)的输入端子，该方法包括以下步骤：

-生成所述经温度补偿的电压基准(VBG)的随着温度而增加的分量，作为所述第一和第二双极晶体管(Q1，Q2)的基极-发射极电压的差；

-产生被镜像在基准电压值(Viref)中的不随温度变化的基准电流值(Iref)，所述基准电压值(Viref)被传送至所述带隙电压发生器电路(13)；

-通过施加由连接到所述第一双极晶体管(Q1)的基极端子的控制模块(14)供应的偏置电压值(VBase)而驱动所述第一双极晶体管(Q1)的所述基极端子；以及

-获得所述经温度补偿的电压基准(VBG)，该电压基准为与温度成比例的第一电压分量(ΔVBE)和与温度成反比例的第二分量(ΔVBE3)的总和，

所述驱动步骤提供，所述控制模块(14)向所述第一双极晶体管(Q1)的所述基极端子施加偏置电压值(VBase)，该偏置电压值至少包括随着温度而增加的所述分量，用于补偿在所述第一双极晶体管(Q1)的基极与发射极端子之间获得的与温度成比例的所述第一电压分量(VBE)的变动，并且确保所述运算放大器(OA1)的一对输入晶体管的开启。

12.根据权利要求11的方法，其特征在于，所述第一双极晶体管(Q1)的所述基极端子的所述驱动步骤还生成所述温度补偿的电压基准(VBG)的第三负分量，该第三负分量不随温度变化并且能够为所获得的电压值添加固定的基本成分，并因而获得用于固定所需值的自由度。

13.一种用于智能卡的存储器，其特征在于该存储器包括根据权利要求1至10中任一项的用于生成经温度补偿的电压基准(VBG)的电路(10)。