CN101599628A - 基于fpga的固态功率控制器反时限过电流保护装置 - Google Patents

Abstract

本发明公开了一种基于FPGA的固态功率控制器反时限过电流保护装置，主要解决现有反时限过电流保护装置可靠性差、功耗大、精度低和抗强电磁干扰性能差的问题。本发明是在FPGA内部设置时钟管理模块、多路数据寄存器组模块、FSM控制模块、反时限过电流保护模块和输出控制模块，多路数据寄存器组模块接收FSM控制模块地址信号，并输出数据到FSM控制模块，FSM控制模块对数据判决，判决后的数据进入反时限过电流保护模块，反时限过电流保护模块计算的结果返回FSM控制模块，FSM控制模块对返回数据进行比较，比较结果送给输出控制模块，该模块输出控制信号到外界电路，时钟管理模块为各模块提供工作时钟。本发明具有精度高、可靠性强、抗强电磁干扰和功耗低等优点。

Description

基于FPGA的固态功率控制器反时限过电流保护装置

技术领域

本发明属于电子电路技术领域，涉及固态功率控制，尤其是一种反时限过电流保护系统，可用于工业监控，电子负载保护，以及飞机航天航空等多个领域。

背景技术

固态功率控制器是基于半导体的一种电路负载监控系统，它从电路负载采集电流数据，然后根据电流值来判断负载工作是否正常。当检测到流过负载的电流大于某个固定的额定值时，它会根据电流值大小对负载进行相应的延迟关断，避免负载因过流而被损坏，实现反时限控制。

目前，固态功率控制器反时限保护方法有以下两种：

现有技术一，基于模拟电路的反时限控制，早期采用电磁型继电器实现反时限特性，后来使用整流型继电器实现。它的实现方法：由运算放大器构成过流电参量形成回路，检测判断电路及延时电路组成，检测判断电路为整定电参量输出与过流电参量输出一同接入放大器的输入端，输出端接后级放大电路中延时电路的电容充放电路中线路通断开关，两级放大器均接有可调反馈电阻，用以调整启值及时间基值，如能源部南京自动化研究所提出的专利申请号为90211518的反时限过流器，就是用上述方法实现的。由于这种方法的反时限控制是有电阻和电容值来确定的，存在的缺点：精度低、可靠性差，功耗大等，从而限制了它的应用；

现有技术二，是基于单片机的控制器，包括单片机、由第一电阻R1和电容C1组成的RC充放电回路以及二极管V1，所述RC充放电回路连接二极管V1的负极，所述二极管V1正极连接所述单片机的模/数转换(A/D)端口，所述二极管V1的正极同时通过第二电阻R2连接到单片机电源输入端(VCC)。利用单片机应用系统中单片机的模/数转换端口对RC放电时间检测进而结合单片机软件设计来判断单片机系统断电时间，使得单片机系统断电又重新上电后可以由软件根据所述模/数转换口转换结果判断系统断电时间，由于单片机无法进行大量的运算，因此多采用查表法来实现，即事先将式中的数值计算好，以表格形式存放在程序存储器EPROM中，根据电流值直接在存储器里面直接取值，从存储器读取的值就是关断的时间。如广东科龙电器股份有限公司提出的专利号：200420071350的一种单片机系统断电保护电路，就是基于这种方法实现的，这种方法的缺点是：稳定性不够高，精度不够高，灵活性差，抗电磁干扰性能比较差。

发明内容

本发明的目的在于克服上述已有技术的缺点，提出一种基于FPGA的固态功率控制器反时限过电流保护系统及方法，以减少反时限过流保护系统的功耗，提高处理速度和精度，增强稳定性和抗干扰能力。

为了实现上述目的，本发明的反时限过电流保护装置包括：

多路数据寄存器组模块：用于对外界多路数据进行分组，以区分不同路数的数据，接收FSM控制模块输入的地址信号，同时向FSM控制模块输出数据；

FSM控制模块：用于接收多路数据寄存器组输出的数据，送给反时限过电流保护模块，并接收反时限过电流模块计算得到的数据，与基准值进行比较，判决是否执行关断命令，输出控制信号；

反时限过电流保护模块：利用FSM输入的数据、系数和控制信号完成相应的乘法，加法和锁存计算，并向FSM控制模块传输计算结果；

输出控制模块：接收FSM控制模块发出的控制信号，输出给FPGA外界电路；

时钟管理模块：为整个FPGA工作模块提供工作时钟；

该FSM控制模块分别与多路数据寄存器组、反时限过电流保护模块双向连接，并与输出控制模块单向连接。

所述的多路数据寄存器组模块同时与外界A/D采样数据输出端口相连接，接收外界数据。

所述的时钟管理模块主要由时钟处理子模块、延迟锁相子模块和分频子模块组成，时钟处理子模块与外界时钟相连接，稳定外界时钟信号，时钟处理子模块输出时钟信号，为ip核提供工作时钟，同时输出给分频模块；分频模块输出分频时钟信号给延迟锁相模块，延迟锁相模块完成时钟锁相锁频，并输出时钟信号。

所述的反时限过电流保护模块采用3个12×12的乘法器、4个14×24乘法器、一个39比特带符号位的累加器和一个锁存器，这些乘法器和累加器的工作时钟为40MHZ。

所述的FSM控制模块包括：block_ram子块和有限状态机子模块，该有限状态机子模块接收多路数据寄存器组的数据，对接收到的数据进行比较、判决，并把判决数据送给反时限过电流保护模块，该block_ram子块里存储有每路信号的累加和，有限状态机从block_ram里读取累加和，用累加和与反馈回的值累加，累加后的值与基准值进行比较判断，若累加后的值小于基准值，则把累加后的值送入block_ram子块，若累加后的值大于基准值，有限状态机输出关断信号，并将block_ram清空。

本发明的优点在于：

(1)由于使用反时限过电流保护模块采用的乘法器和加法器都是ip核，ip核的处理周期是2个时钟周期，所以运算速度快，实时性强；

(2)由于FSM控制模块采用了有限状态机子模块，故模块结构简洁，并用有限状态机的锁存功能，使FPGA的功耗降低；

(3)由于FPGA内设置了多路数据寄存器组模块，充分利用FPGA并行处理数据的特殊结构，能够满足对多路负载信号实时处理需求，体积小，成本低；

(4)由于FPGA内设置了时钟管理模块，为FPGA提供高稳定工作时钟，减少了因时钟抖动而造成的FPGA工作不稳定；

(5)由于输出控制模块直接与FSM控制模块直接相连，因而能够及时响应关断控制信号，实时性强。

(6)由于本发明的模块均在FPGA内完成，所以对FPGA擦除和改写即可完成对系统的升级；且具有抗强电磁干扰、稳定性强、可靠性高等特点；

附图说明

图1是本发明的总体结构框图；

图2是本发明时钟管理模块框图；

图3是本发明的多路数据寄存器组模块框图；

图4是本发明的FSM控制模块框图；

图5是本发明的反时限过电流流保护模块框图；

图6是本发明的输出控制模块框图。

具体实施方式

本发明的具体实现是在FPGA内部完成，该FPGA使用xilinx公司的virtex系列的xcv300，以下所描述用的寄存器是由LUT拼接而成的，加法器和乘法器是采用xilinx公司提供的ip核，且它们的工作频率均为40MHZ，每完成一次运算都是所需两个时钟周期，加法器为有符号的加法器，乘法器为整数相乘，所用的比较器，锁存器，有限状态机和计数器都是基于FPGA的LUT，flip_flop，slice拼接而成，存储器是FPGA内嵌的block_ram块，每个block_ram块大小为4Kbit，整个FPGA的工作时钟为1.818181MHZ。

反时限过电流保护算法的基本原理是：输电线路反时限过电流保护特性曲线方程的数学表达式为 $t=\frac{k}{{(I/I_P)}^C-1},$ 其中C为反时限特性常数，当C＝0.02为一般反时限；C＝1为非常反时限；C＝2为极度反时限；I_P为额定工作电压，I为实际工作的等效电压，k为反时限常数t为反时限过电流保护动作时间，当I＜I_P是，t为负值，表面反时限保护不动作，只有当I＞I_P时，t为正，反时限过电流保护才可能动作，用matlab将反时限方程拟合成分段二次函数：

∑(7.4166I²-14.019I*I_p+5.804I_P ²)≥8004.78I_P ² $\frac{I}{I_P}=\left[\mathrm{1.35,2}\right]$ 式(1)

∑(3.3535I²+2.6294I*I_p-11.4453I_P ²)≥8004.78I_P ² $\frac{I}{I_P}=(2,4]$ 式(2)

∑(1.9766I²+13.791I*I_p-34.4443I_P ²)≥8004.78I_P ² $\frac{I}{I_P}=\left(\mathrm{4,8}\right]$ 式(3)

I_P为额定电压值；I为实际工作时的等效电压，当I大于I_P的1.35倍时，反时限过电流保护开始动作，当左边的累加和大于右边的值时，会把负载关掉。

参照图1，本发明系统主要由时钟管理模块，多路数据寄存器组模块，FSM控制模块，反时限过电流保护模块，输出控制模块组成，多路数据寄存器组模块接收FSM控制模块地址信号，并输出数据到FSM控制模块，FSM控制模块对数据进行比较判决，比较判决后的数据进入反时限过电流保护模块，反时限过电流保护模块计算的结果反馈回到FSM控制模块，FSM控制模块对反馈回的数据进行判决比较，比较结果送给输出控制模块，输出控制模块输出高低电平对负载反时限保护；时钟管理模块：为整个FPGA工作模块提供工作时钟；

它们间的连接关系是：FSM控制模块分别与多路数据寄存器组、反时限过电流保护模块双向连接，并与输出控制模块单向连接。

参照图2，时钟管理模块，为整个FPGA工作模块提供高稳定的工作时钟，主要由时钟处理子模块、分频子模块和延迟锁相子模块组成。时钟管理模块连接外界的时钟发生器晶振，晶振产生的时钟信号频率为40MHZ，该时钟信号经过FPGA的I/O管脚进入时钟管理模块，与输入时钟信号相连接的是时钟处理子模块，该时钟处理子模块完成对晶振产生的时钟信号锁频，并输出高稳定性的时钟信号，该时钟信号作为ip核的工作时钟，同时输入分频子模块经过分频子模块22次分频得到1.818181MHZ的时钟信号，分频后的时钟信号进入延迟锁相子模块，该模块实现对输入时钟信号的滤波、锁相锁频，分频子模块的输出为FPGA提供工作时钟。

参照图3，多路数据寄存器组模块，用于对外界多路数据进行分组，以区分不同路数的数据，接收FSM控制模块输入的地址信号，同时向FSM控制模块输出数据，其具体传输关系为：多路数据寄存器组接收外界多路负载信号的A/D采样值，存放到相应的寄存器组，外界第一路A/D采样数据存放在第一路数据寄存器中，外界第二路A/D采样数据存放到第二路数据寄存器中等等；多路寄存器组接收到FSM发送的地址信号，多路数据寄存器内部的多路选择器以此信号作为地址信号，多路选择器依据地址信号的值输出相应路数的A/D采样值。

参照图4，FSM控制模块，用于接收多路数据寄存器组输出的数据，送给反时限过电流保护模块，并接收反时限过电流模块计算得到的数据，与基准值进行比较，判决是否执行关断命令，输出控制信号，它主要由block_ram子块和有限状态机子模块组成。该有限状态机子模块包括：地址寄存器：用于存放多路数据寄存器组的地址；比较器：用于数值之间的比较；系数寄存器：用于存放反时限过电流保护模块用于计算的数据；时钟计数器：用于对时钟计数；基准值寄存器：用于存放基准值；数据寄存器：用于存放多路数据寄存器组送入的数据；加法器：用于完成加法计算。该模块的工作原理是：发送地址信号给多路数据寄存器组，并接收多路数据寄存器组输出的A/D采样数据，该数据进入第一比较器1，同时输入数据寄存器中，第一比较器1用采样数据和额定值作比较，并输出驱动信号给系数寄存器、数据寄存器和额定值寄存器，系数寄存器、数据寄存器和额定值寄存器收到驱动信号，系数寄存器输出系数c1、系数c2、系数c3和系数c4到反时限过电流保护模块，数据寄存器输出实际电压值给反时限过电流保护模块，额定电压值寄存器输出额定电压值给反时限过电流保护模块。

FSM控制模块接收反时限过电流保护模块反馈回的信号，该信号包括累加值信号和基准值信号；有限状态机子模块发送地址信号给block_ram块，并接收block_ram块输出的数据信号dout，数据信号dout和累加值信号进入加法器，加法器完成加法运算后输出数据信号din，数据信号din进入block_ram块，并输入第二比较器2，第二比较器2完成数据信号din与基准值信号的比较判决：若数据信号din大于基准值信号，则输出关断控制信号到输出控制模块，同时输出清零标志位到block_ram块，使block_ram块内部清零，反之第二比较器2不会有任何动作。

参照图5，反时限过电流保护模块，利用FSM输入的数据系和数据完成相应的乘法，加法和锁存计算，并向FSM控制模块传输计算结果；它主要由3个12×12的乘法器、4个14×24乘法器、一个39比特带符号位的累加器和一个锁存器组成。该模块的工作原理是：反时限过电流保护模块接收到FSM控制模块的发来数据有实际电压值、额定电压值、系数c1、系数c2、系数c3和系数c4；第一乘法器1计算实际电压值的平方，第二乘法器2计算实际电压值和额定电压值的乘积，第三乘法器3计算额定电压值的平方；第一乘法器1输出到第四乘法器4，第二乘法器2输出到第五乘法器5，第三乘法器3输出到第六乘法器6和第七乘法器7；第四乘法器4计算系数c1与第一乘法器1输出值的乘积，第五乘法器5计算系数c2与第二乘法器2输出值的乘积，第六乘法器6计算系数c3与第三乘法器3输出值的乘积，第七乘法器7计算系数c4与第三乘法器3输出值的乘积；然后第四乘法器4、第五乘法器5和第六乘法器6输出到累加器，累加器输出三项的累加值，第七乘法器7输出为基准值；锁存器把累加值和基准值锁存，并输出给FSM控制模块。

参照图6，输出控制模块，接收FSM控制模块发出的控制信号，输出给FPGA外界电路。

本发明的工作过程如下：

多路数据寄存器组模块接收FSM控制模块发送的地址信号，多路数据寄存器根据地址信号输出对应路数的A/D采样数据，该数据输入FSM控制模块中的比较器，比较器进行比较并输出驱动信号给额定值寄存器、数据寄存器和系数寄存器，额定值寄存器、数据寄存器和系数寄存器接收驱动信号，并输出额定值电压值、实际电压值以及系数c1、系数c2、系数c3和系数c4到反时限过电流保护模块，该模块接收到以上数据后进行相应的乘法、累加和锁存运算，并把结果反馈回FSM控制模块，FSM控制模块利用反馈回的数据进行比较判决，比较判决产生关断控制信号给输出控制模块，输出控制模块接收到控制信号，同时输出到外界电路。

Claims (7)

1.一种基于FPGA的固态功率控制器反时限过电流保护装置，包括：

多路数据寄存器组模块：用于对外界多路数据进行分组，以区分不同路数的数据，接收FSM控制模块输入的地址信号，同时向FSM控制模块输出数据；

FSM控制模块：用于接收多路数据寄存器组输出的数据，送给反时限过电流保护模块，并接收反时限过电流模块计算得到的数据，与基准值进行比较，判决是否执行关断命令，输出控制信号；

反时限过电流保护模块：利用FSM输入的数据和系数信号完成相应的乘法，加法和锁存计算，并向FSM控制模块反馈回计算结果；

输出控制模块：接收FSM控制模块发出的控制信号，输出给FPGA外界电路；

时钟管理模块：为整个FPGA工作模块提供工作时钟；

所述的FSM控制模块分别与多路数据寄存器组、反时限过电流保护模块双向连接，并与输出控制模块单向连接。

2.根据权利要求1所述的反时限过电流保护装置，其特征在于：多路数据寄存器组模块同时与外界A/D采样数据输出端口相连接，接收外界数据。

3.根据权利要求1所述的反时限过电流保护装置，其特征在于：时钟管理模块主要由时钟处理子模块、延迟锁相子模块和分频子模块组成，时钟处理子模块与外界时钟相连接，稳定外界时钟信号，时钟处理子模块输出时钟信号，为ip核提供工作时钟，同时输出给分频模块；分频模块输出分频时钟信号给延迟锁相模块，延迟锁相模块完成时钟锁相锁频，并输出时钟信号。

4.根据权利要求1所述的反时限过电流保护装置，其特征在于：反时限过电流保护模块采用3个12×12的乘法器、4个14×24乘法器、一个39比特带符号位的累加器和一个锁存器，这些乘法器和累加器的工作时钟为40MHZ。

5.根据权利要求1所述的反时限过电流保护装置，其特征在于：FSM控制模块包括：block_ram子块和有限状态机子模块，该有限状态机子模块接收多路数据寄存器组的数据，对接收到的数据进行比较、判决，并把判决生产的数据送给反时限过电流保护模块，该block_ram子块里存储有每路信号的累加和，有限状态机子模块从block_ram里读取累加和，用累加和与反馈回的值累加，累加后的值与基准值进行比较判断，若累加后的值小于基准值，则把累加后的值送入block_ram子块，若累加后的值大于基准值，有限状态机输出关断信号，并将block_ram清空。

6.根据权利要求5所述的反时限过电流保护装置，其特征在于：block_ram子块深度为16，宽度为39比特。

7.根据权利要求5所述的反时限过电流保护装置，其特征在于：有限状态机子模块包括：

地址寄存器：用于存放多路数据寄存器组的地址；

比较器：用于数据之间的比较；

系数寄存器：用于存放反时限过电流保护模块用于计算的数据；

时钟计数器：用于对时钟计数；

额定值寄存器：用于存放额定值；

数据寄存器：用于存放多路数据寄存器组送入的数据；

加法器：用于完成加法计算。

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