CN101593562B - 多芯片封装体的测试方法及测试电路 - Google Patents

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Abstract

本发明公开了一种多芯片封装体的测试方法及测试电路。该多芯片封装体包含至少一存储芯片，该存储芯片包含多个存储单元。该方法包含：于该存储单元上进行一正常读取操作，以检查自该存储单元读取的数据是否与该多个存储单元中的预设数据相同；及于该存储单元上进行一特殊读取操作，以检查自该存储单元读取的数据是否与一期望值相同，其中该期望值是与储存在该多个存储单元中的数据无关。

Description

多芯片封装体的测试方法及测试电路
技术领域
本发明是关于一种多芯片封装体(MCP)的测试方法及测试电路。
背景技术
随着多芯片封装技术发展，集成电路(IC)提供者(尤其是用于移动电话应用)倾向整合包含由不同的供货商所提供的已知良好芯片(KGD)闪存、SRAM存储器及控制器等的多个存储芯片于同一个多芯片封装体(MCP)内，以便降低IC产品的成本。
通常，当一包含多个裸芯片的存储芯片供应至IC提供者，芯片供货商将测试所有裸芯片以保证其良好质量及可靠性，诸如至少90％芯片是良好的。于是，IC提供者能将KGD与其它IC芯片一起封装。然而，有一问题会困扰芯片供货商：于封装工艺期间，假如发生引起整个封装装置故障的任何损害，IC提供者无法得知是由芯片供货商生产的存储芯片或是其它芯片具有缺陷引起封装成品的故障或是封装过程所引发的某些原因造成某些芯片损坏。结果，IC提供者必须运送整个封装装置至个别的芯片供货商，才可以测试出多芯片封装体中是哪一个芯片受损，如此将增加生产运送过程的复杂性。因此，于完成该封装后，为了保证送至IC提供者的存储芯片是良好的，需要一种对于最易受损的存储芯片的测试方法。
发明内容
有鉴于此，本发明的主要目的在于提供一种多芯片封装体的测试方法及测试电路，通过分别读取存储单元中的预设数据，以及读取任一具有一不同于存储单元中的预设数据的期望值的存储单元数据，能轻易测试并入多芯片封装体中的存储芯片，以简化产品运送过程。
根据本发明的第一实施例，提供一种多芯片封装体的测试方法。该多芯片封装体包含至少一存储芯片，该存储芯片包含多个存储单元。该方法包含：于该存储单元上进行一正常读取操作，以检查自该存储单元读取的数据是否与该多个存储单元中的预设数据相同；及于该存储单元上进行一特殊读取操作，以检查自该存储单元读取的数据是否与一期望值相同，其中该期望值是与储存在该多个存储单元中的数据无关。
根据本发明的第二实施例，提供一种多芯片封装体的测试电路。该多芯片封装体包含至少一存储芯片，该存储芯片包含多个存储单元。该电路包含：一正常读取逻辑电路与一特殊读取逻辑电路。该正常读取逻辑电路是用于进行该存储单元上的一正常读取操作，以检查自该存储单元读取的数据是否与该多个存储单元中的预设数据相同。该特殊读取逻辑电路是用于进行该存储单元上的一特殊读取操作，以检查自该存储单元读取的数据是否与一期望值相同，其中该期望值是与储存在该多个存储单元中的数据无关。
本发明由以下详述的较佳但非限制性的实施例成为明显的。以下描述是参考附图作成。
附图说明
图1是根据本发明的较佳实施例的多芯片封装体的测试方法的流程图。
图2是根据本发明的较佳实施例的多芯片封装体的测试电路的方块图。
【主要元件符号说明】
20多芯片封装体
22存储芯片
100步骤
110步骤
120步骤
130步骤
140步骤
150步骤
200测试电路
202存储阵列
210正常读取逻辑电路
220特殊读取逻辑电路
具体实施方式
本发明是关于一种包含有存储芯片的多芯片封装体的测试方法及测试电路。完成多芯片封装体之后，分别读取存储单元中目前储存的数据，以及在诸如0伏特字线电压的条件下对该存储芯片进行一正常读取操作与一特殊读取操作，以读取存储单元中预设的数据。因此，该封装完成后，能够轻易地检查出多芯片封装体的存储芯片是否受损，以简化产品运送过程。
参考图1，其显示根据本发明的较佳实施例的多芯片封装体的测试方法的流程图。多芯片封装体包含至少一诸如KGD闪存或SRAM存储器的存储芯片。该存储芯片包含多个存储单元，及任一存储单元储存一位「1」或「0」。首先，于步骤100，于存储单元上进行一正常读取操作。例如，在存储芯片供应至使用者(例如IC提供者)之前，将存储芯片上的欲由使用者使用的存储单元部份设定至具有数据全为「1」，即处于非使用状态，且将使用者不会使用的存储单元部份编程至一诸如010101的特定码。
接着，于步骤110，检查在正常读取操作时自存储单元读取的数据是否与存储单元中的预设数据相同。以由使用者所使用的存储单元的部份为例。假如存储单元全设为「1」，任一存储单元具有一低Vt状态，及期望在一诸如5V的正常字线电压下的正常读取操作时，任一存储单元将有一较诸如15mA的参考电流还高的存储单元电流。假如并非所有自存储单元读取的数据均为所预期的数据「1」，亦即，至少一存储单元具有较15mA的参考电流还低的电流，其意味着该至少一存储单元是在开路状态(具有一极高的电阻)，以及测试程序被判定至步骤120的失败。
另外，以不会由使用者所使用的存储单元的部份为例。假如自存储单元的部份读取的数据与其中编程的特定码不相同，则测试程序在步骤120会判定是失败的。
假如在正常读取操作时，自存储单元读取的数据与例如全为「1」或在步骤110中的特定码的期望数据相同，也并不意味该测试已通过，此是因为假如存储单元的短路状态发生，也能获得全为「1」的数据，所以其须要行进至步骤130，在存储单元上进行一特殊读取操作，其中自存储单元读取的期望值是与预设在存储单元中的数据不同。例如，将存储单元所有字线设定为接地电压0V，以及将参考电流设定为一例如正常读取操作的15mA的正常值。此情况下，不论任一存储单元所储存的数据是「1」或是「0」，可以预期的是几乎没有电流会流过任一存储单元，且所有存储单元在正常参考电流15mA下的特殊读取操作时应可读取到数据「0」。
于另一实施例，可将存储单元的字线设定为具有一诸如8V的非常高的电压，其是较例如5V的正常字线电压还高(正常读取操作时)，而其参考电流仍为正常值15mA。此情况下，可以预期的是任一存储单元的单元电流会较参考电流15mA还高，且所有存储单元在特殊读取操作时应可自存储单元读取到数据「1」。
于另一实施例，用于与单元电流比较的参考电流可设定为非常低，例如5mA，其是较诸如正常读取操作时的存储单元的单元电流的10mA至20mA之间还低，且其字线电压为例如8V的正常值。此情况下，由于流经存储单元的电流均较例如5mA的参考电流高，可以预期的是所有存储单元在特殊读取操作时应可自存储单元读取到数据「1」。
于另一实施例，用于与单元电流比较的参考电流可设定为非常高，例如25mA，其是较诸如正常读取操作时的存储单元的单元电流的10mA至20mA之间还高，且其字线电压为例如8V的正常值。此情况下，由于流经存储单元的电流均较例如25mA的参考电流低，可以预期的是所有存储单元在特殊读取操作时应可自存储单元读取到数据「0」。
接着，于步骤140，检查自存储单元读取的数据是否与例如全为「1」或全为「0」的期望值相同。假如自存储单元读取的数据与期望值相同，则判定测试程序会前进至步骤150而被认定通过，而假如自任一存储单元读取的数据不是全部与期望值相同，则判定测试程序会前进至步骤120而被认定失败。
例如，于特殊读取操作，当存储单元的所有字线具有电压0V及参考电流是正常的(15mA)时，检查自存储单元读取的数据是否全为「0」。假如所读取数据全为「0」，则存储芯片通过测试及保证为良好。假如所读取数据不全为「0」，其意味着有一些存储单元为短路状态(有极低的电阻)，而判定存储芯片有缺陷。
于特殊读取操作，当存储单元的所有字线具有非常高的电压例如8V，以及参考电流系正常的时，检查自存储单元读取的数据是否全为「1」。假如所读取数据全为「1」，则存储芯片通过测试及保证为良好。假如所读取数据不全为「1」，其意味着有一些存储单元为开路状态，而存储芯片未通过测试。
于特殊读取操作，当用于存储单元的参考电流为非常低例如5mA时，以及字线电压是正常的(5V)，检查自存储单元读取的数据是否全为「1」。假如所读取数据全为「1」，则存储芯片通过测试及保证为良好。假如所读取数据不全为「1」，其意味着有一些存储单元为开路状态，而判定存储芯片有缺陷。
在该特殊读取，当用于存储单元的参考电流为非常高，例如25mA，及字线电压是正常时，检查自存储单元读取的数据是否全为「0」。假如所读取数据全为「0」，则存储芯片通过测试及保证为良好。假如所读取数据不全为「0」，其意味着有一些存储单元为短路状态，而存储芯片未通过测试。
如上述，通过在存储单元上进行正常与特殊读取操作，并入多芯片封装体的存储芯片能轻易被测试是良好或是具有缺陷，以简化产品传递程序。
另外，本发明是关于一种多芯片封装体的测试电路。如图2所示，多芯片封装体20包含至少一诸如KGD闪存或SRAM存储器的存储芯片22。该存储芯片22包含一存储阵列202，其具有多个存储单元(未图标)。测试电路200包含一正常读取逻辑电路210及一特殊读取逻辑电路220，两者均设置在该存储芯片22上。该正常读取逻辑电路210是用于在存储阵列202的存储单元上进行一正常读取操作，检查自存储单元读取的数据是否与存储单元中的预设数据相同。该特殊读取逻辑电路220是用于在存储阵列202的存储单元上进行一特殊读取操作，检查自存储单元读取的数据是否与存储单元中的期望值相同，其中该期望值是与存储单元中的预设数据不相同。
虽然该正常读取操作是以读取存储单元中预设数据(全为「1」或特定码)为例说明，以及该特殊读取操作是以读取在字线电压及用于存储单元的参考电流的特定状态下的存储单元的期望值(全为「1」或全为「0」)为例说明，但是本发明并不受限于此。只要是进行两种读取操作，以检查存储芯片诸如短路单元及开路单元的损坏的状况，任何替代的方式都将不会悖离本发明的范围。
通过本发明的实施例揭示的多芯片封装体的测试方法及测试电路，具有以下优点。由于在多芯片封装体的封装程序中存储芯片是最易受损，通过使用两种不同的读取操作以测试存储芯片的损坏(包含短路胞及开路胞)，多芯片封装体的提供者能轻易地判定存储芯片是否受损，而可大大地简化整个产品传递程序。
本发明是以举例方式及较佳实施例揭露，应了解的是，本发明非受限于此。反之，此是意图涵盖不同的改良及相似的配置与程序，以及应用最广的范围去解释权利要求范围，以便涵盖所有该多个的改良及相似的配置与程序。

Claims (13)

1.一种多芯片封装体的测试方法，其特征在于，该多芯片封装体包含至少一存储芯片，该存储芯片包含多个存储单元，该方法包含：
于该多芯片封装体上进行一正常读取操作，以检查自该多芯片封装体读取的数据是否与该多个存储单元中的预设数据相同；及
于该多芯片封装体上进行一特殊读取操作，该特殊读取操作具有比正常读取操作时高或者低的字线电压或参考电流，以检查自该多芯片封装体所有存储单元读取的数据是否与一期望值相同，其中该期望值是与储存在该多个存储单元中的数据无关。
2.根据权利要求1所述的方法，其特征在于，所述存储芯片更包含不会由使用者所使用及由一特定码编程的存储单元的一第一部份，所述进行正常读取操作的步骤包含：读取该多个存储单元的该第一部份，以检查自该多个存储单元的该第一部份所读取的数据是否与该特定码相同。
3.根据权利要求1所述的方法，其特征在于，所述进行正常读取操作的步骤，包含由使用者使用的存储单元的一第二部份，以检查自该多个存储单元的该第二部份所读取的数据是否与该预设数据相同。
4.根据权利要求3所述的方法，其特征在于，由使用者使用的该多个存储单元的该第二部份中的该预设数据在该正常读取操作中全为「1」。
5.根据权利要求1所述的方法，其特征在于，所述进行特殊读取操作的步骤，包含施加一0V电压至该多个存储单元的多条字线，及使用一正常参考电流以检查自该多个存储单元读取的数据是否全为「0」。
6.根据权利要求1所述的方法，其特征在于，所述进行特殊读取操作的步骤，包含施加一第二电压至该多个存储单元的多条字线，及使用一正常参考电流以检查自该多个存储单元读取的数据是否全为「1」，其中该第二电压是高于在正常读取操作时施加至该多个存储单元的该多条字线的电压。
7.根据权利要求1所述的方法，其特征在于，所述进行特殊读取操作的步骤，包含施加一第一参考电流与流经任一存储单元的电流比较，及使用一正常字线电压检查自该多个存储单元读取的数据是否全为「1」，其中该第一参考电流是低于在正常读取操作时流经任一存储单元的电流。
8.根据权利要求1所述的方法，其特征在于，所述进行特殊读取操作的步骤，包含施加一第二参考电流与流经任一存储单元的电流比较，及使用一正常字线电压检查自该多个存储单元读取的数据是否全为「0」，其中该第二参考电流是高于在正常读取操作时流经任一存储单元的电流。
9.根据权利要求1所述的方法，其特征在于，更包含若正常读取操作失败，或正常读取操作通过但特殊读取操作失败时，则判定待测存储芯片故障，以及若正常读取操作与特殊读取操作两者均通过，则判定待测存储芯片通过。
10.根据权利要求1所述的方法，其特征在于，该存储芯片是一已知良好芯片(KGD)闪存。
11.根据权利要求1所述的方法，其特征在于，该存储芯片是一SRAM存储器。
12.一种多芯片封装体的测试电路，其特征在于，该多芯片封装体包含至少一存储芯片，该存储芯片包含多个存储单元，该电路包含：
一正常读取逻辑电路，用于进行该存储单元上的一正常读取操作，以检查自该存储单元读取的数据是否与该多个存储单元中的预设数据相同；及
一特殊读取逻辑电路，用于进行该存储单元上的一特殊读取操作，该特殊读取操作具有比正常读取操作时高或者低的字线电压或参考电流，以检查自该多芯片封装体所有存储单元读取的数据是否与一期望值相同，其中该期望值是与储存在该多个存储单元中的数据无关。
13.根据权利要求12所述的测试电路，其特征在于，该存储芯片是一KGD闪存。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102081538A (zh) * 2011-01-11 2011-06-01 上海华勤通讯技术有限公司 手机处理器兼容多种芯片的方法
ITTO20111010A1 (it) * 2011-11-03 2013-05-04 St Microelectronics Srl Metodo di rilevazione di guasti permanenti di un decodificatore di indirizzo di un dispositivo elettronico di memoria
CN106324483B (zh) * 2016-08-30 2019-07-30 歌尔科技有限公司 一种复位电路检测系统和检测方法
US10845407B2 (en) * 2018-06-25 2020-11-24 Intel Corporation Scalable infield scan coverage for multi-chip module for functional safety mission application
US11024393B1 (en) 2020-01-09 2021-06-01 Sandisk Technologies Llc Read operation for non-volatile memory with compensation for adjacent wordline

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200541003A (en) * 2004-06-02 2005-12-16 Winbond Electronics Corp Method for testing multi-chip IC

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950008676B1 (ko) * 1986-04-23 1995-08-04 가부시기가이샤 히다찌세이사꾸쇼 반도체 메모리 장치 및 그의 결함 구제 방법
US6233182B1 (en) * 1997-04-16 2001-05-15 Hitachi, Ltd. Semiconductor integrated circuit and method for testing memory
US5907492A (en) * 1997-06-06 1999-05-25 Micron Technology, Inc. Method for using data regarding manufacturing procedures integrated circuits (IC's) have undergone, such as repairs, to select procedures the IC's will undergo, such as additional repairs
JP4601119B2 (ja) * 2000-05-02 2010-12-22 株式会社アドバンテスト メモリ試験方法・メモリ試験装置
JP4248359B2 (ja) * 2003-09-30 2009-04-02 三洋電機株式会社 半導体装置およびその試験方法
US7068539B2 (en) * 2004-01-27 2006-06-27 Sandisk Corporation Charge packet metering for coarse/fine programming of non-volatile memory
DE102005001520A1 (de) * 2005-01-13 2006-07-27 Infineon Technologies Ag Integrierte Speicherschaltung und Verfahren zum Reparieren eines Einzel-Bit-Fehlers
JP5067836B2 (ja) * 2005-12-19 2012-11-07 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置及びその動作方法
KR100719377B1 (ko) * 2006-01-19 2007-05-17 삼성전자주식회사 데이터 패턴을 읽는 반도체 메모리 장치
US7428180B2 (en) * 2006-01-25 2008-09-23 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of testing for failed bits of semiconductor memory devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200541003A (en) * 2004-06-02 2005-12-16 Winbond Electronics Corp Method for testing multi-chip IC

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Publication number Publication date
US20090296496A1 (en) 2009-12-03
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US20120300562A1 (en) 2012-11-29
US8743638B2 (en) 2014-06-03
TWI392884B (zh) 2013-04-11

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