CN101573798A - I-mosfet制造方法 - Google Patents
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Abstract
制造I－MOS器件的方法包括在掩埋绝缘层(4)上形成半导体层(2)。包括栅极堆叠(14)的栅极结构(23)形成在半导体层上并且用于(5)通过注入对源极区域(28)的形成进行自对准。其后，使用蚀刻步骤来选择性地蚀刻栅极结构(23)，并且其后通过注入形成漏极区域(36)。该方法可精确地控制源极区域(28)和栅极堆叠(14)之间的i区域长度(38)。
Description
技术领域
本发明涉及一种碰撞电离MOSFET和制造该碰撞电离MOSFET的方法。
背景技术
随着传统CMOS(互补金属氧化物半导体)晶体管的规模进入纳米领域，60mV/decade的亚阈值斜率的物理限制代表了一个基本问题。
因此，一种作为碰撞电离型MOS已知的新型器件由于其给出了5mV/decade的亚阈值斜率而受到关注。这些器件具有被掺杂了不同的导电类型的源极和漏极，一个是N和一个是P，这使得制造这样的器件，尤其在纳米级别下，比传统的CMOS器件更加困难。
Choi等人在IEDM学报2004第203至206页中公开的80nmSelf-Aligned Complementary I-MOS Using Double Sidewall Spacer andElevated Drain Structure and Its Applicability to Amplifiers with HighLinearity中描述了一种相当复杂的I-MOS制造方法。
另外，Gopalakrishnan等人在2005年1月IEEE transactions onelectron devices第一期第52卷的Impact Ionization MOS(I-MOS)-Part II：Experimental results中描述了稍微简单一些的方法。
发明内容
根据本发明，提供一种如独立权利要求所述的制造I-MOS的方法。
该方法可容易地提供I-MOS器件，其对源极区域和栅极区域之间的i区域长度进行了精确控制并且其漏极区域精确自对准到栅极。
该方法进行了充分地自对准，换言之，源极注入和漏极注入二者自对准。这就比Choi等人的使用一个非自对准光刻步骤的方法和Gopalakrishnan等人的使用两个非自对准光刻步骤的方法有优势。因此，这些现有技术的方法需要更加精确的掩模来进行注入步骤，这极大地增加了这些方法的难度和成本。
在Choi等人的方法中，存在一个三重侧壁隔离层。由于每一隔离层的形成都需要蚀刻步骤，所以Choi等人的方法将会从已经注入的区域中去除掺杂物，从而极大地影响了器件性能。相反，本发明的方法不需要在已经注入的区域上沉积隔离层。
在一种方法中，栅极结构包括堆叠的第一侧和第二侧上的隔离层；并且选择性地蚀刻掉栅极结构的步骤包括在所述堆叠的第二侧上进行倾斜注入；并且在隔离层上进行HF湿法蚀刻以从所述堆叠的第二侧上去除隔离层，在所述堆叠的第一侧上留下隔离层。
在另一种方法中，该方法包括在对半导体层施加掩模的步骤之前在上述堆叠的第二侧上进行氮注入的步骤。在该方法中，选择性地蚀刻掉栅极结构的步骤包括在所述堆叠上执行氧化步骤以在没有氮注入的情况下优先氧化所述堆叠的第一侧；并且执行湿法蚀刻以优先地蚀刻掉第一侧上的堆叠。
附图说明
为了更好理解本发明，现在将参照附图仅通过示例来描述所述实施例，其中：
图1至图6示出了根据本发明的第一实施例的方法的步骤的侧视图；以及
图7至图12示出了根据本发明的第二实施例的方法的步骤的侧视图。
附图仅仅是示意性的而非按比例绘制的。在不同的附图中对相同或相似的部件给予相同的标号。
具体实施方式
参照图1，在掩埋绝缘层4上(在该示例中为掩埋氧化物层4)提供半导体层2。在该实施例中，半导体层2是硅制的，但是这不是必须的，该方法不需要任何特殊半导体材料来进行工作。
其后沉积一些层，包括高k栅极电介质层6、栅极电介质层6上的金属栅极层8以及和金属栅极层8上的多晶硅栅极层10。其后，例如通过使用硬掩模、使硬掩模形成图案、并且其后使用硬掩模作为掩模来蚀刻这些层从而使这些层形成图案以形成栅极堆叠14。其后可去除硬掩模。还可使用使栅极堆叠14形成图案的其它方法。
其后，在栅极堆叠14的第一侧20和第二侧22上形成第一隔离层16和第二隔离层18，以形成图1所示的栅极结构23。隔离层可在精确控制下形成，从而可精确限定隔离层的宽度。隔离层宽度可在15nm至200nm的范围内。该宽度确定了完成的器件中的i区域长度Li，区域长度Li因此也被精确限定。
栅极堆叠14和隔离层16，18将被称作栅极结构23。
接下来，沉积抗蚀剂层24并且使其形成图案以覆盖栅极堆叠的第二侧22上的半导体层2，留下暴露出的第一侧20。在离子注入步骤，剂量上至1.5×1015cm-2的硼26被用于注入p型源极区域28，如图2所示。由于抗蚀剂层24的边沿落在栅极堆叠14上或隔离层之一上，所以隔离层16，18意味着抗蚀剂图案的精度并不重要。因此，可接受具有例如20nm的可实现精度的光刻。
应该注意，使用多晶硅层10/金属层8/电介质层6的堆叠意味着多晶硅层10中的掺杂物不重要，这是由于半导体界面的栅极由金属层8确定，并且因此在器件中多晶硅是否是掺杂的n型或p型不会改变。因此，对栅极的多晶硅10进行掺杂的可能性不会降低器件的性能。
其后，抗蚀剂层24被去除，并且其后Ar离子或Xe离子30的倾斜注入被用于在栅极堆叠的第二侧22上的第二隔离层18中注入Ar或Xe。栅极结构23自身将第一隔离层16与注入物屏蔽开。在该示例中的注入具有距半导体层2的垂直方向45°的倾斜角和1015cm-2的剂量。适当的倾斜角在15°至75°的范围内，优选地是在30°至60°的范围内。
其后，使用湿法蚀刻来蚀刻氧化物隔离层。在该实施例中，使用了0.3％的HF溶液。以比非注入第一隔离层16高两倍或更多的速度蚀刻注入的第二隔离层18，并且继续蚀刻足够的时间以完全蚀刻掉第二隔离层18，留下第一隔离层16的一部分，如图4所示。剩下的第一隔离层的厚度优选地为至少10nm。
其后，抗蚀剂层32被用于覆盖堆叠14的第一侧20上的暴露的半导体层2。其后，使用离子注入步骤来使用P或As离子注入34来对堆叠14的第二侧22上的半导体层2掺杂n+，以形成漏极区域36，如图5所示。剂量可以上至1.5×1015cm-2。
如在早先的注入步骤那样，抗蚀剂层的边缘的精确位置不重要，只要在当前由栅极堆叠14和剩下的第一隔离层16形成的栅极结构23之上即可。
其后，抗蚀剂层32可被去除，并且如果需要则去除剩下的第一隔离层16，如图6所示。通过隔离层宽度来精确限定源极和栅极之间的i区域长度38，从而对其精确控制。
现在将参照图7至图12来描述替代的工艺。
参照图7，在掩埋氧化物层4上提供半导体层2。
其后，其后沉积一些层，包括高k值栅极电介质层6、栅极电介质层6上的金属栅极层8以及金属栅极层8上的多晶硅栅极层10。其后，例如通过使用硬掩模12、使硬掩模形成图案、并且其后使用硬掩模作为掩模来蚀刻这些层从而使这些层形成图案以形成栅极堆叠14。在该实施例中，硬掩模层12被保留，如图7所示。该堆叠具有相对的第一侧16和第二侧18。在该实施例中，栅极结构23仅仅是栅极堆叠14。
其后，执行氮注入，使用倾斜注入处理来在堆叠的第二侧18上注入氮40，以在堆叠的第二侧18上形成氮注入区域42。
其后，去除硬掩模12，并且提供抗蚀剂层24来保护栅极堆叠14的第二侧22上的半导体层2。通过如在第一实施例中那样注入硼26来形成p+型源极区域28，形成图8所示的结构。
通过在硼注入之前去除硬掩模，使得硬掩模可能去除靠近界面的注入掺杂物的危险最小化。然而，在可选结构中，还可在硼注入之后去除硬掩模。
其后，执行氧化步骤以使得多晶硅栅极层10氧化，以分别形成第一侧20上的第一氧化区域44和第二侧22上的第二氧化区域46。第二侧18上的氮注入区域42的氧化没有第一侧上的多晶硅的氧化快，使得第一氧化区域44比第二氧化区域46厚，如图9所示。
其后，以0.3％的HF执行湿法蚀刻以去除氧化区域44，46。其后，使用了进一步的蚀刻步骤以蚀刻以去除的氧化区域44，46之下的金属层8，留下具有源极区域28和栅极堆叠14之间的精确控制的间隔38的如图10所示的结构。通过精细控制，可获得该间隔的纳米分辨率。
注意，在替代处理中，去除氧化区域44，46并不完全，并且在此情况下，可把氧化区域44，46的剩余部分用作针对源极和/或漏极延伸的偏移隔离层。
其后，抗蚀剂层32被用于对堆叠的第一侧20上的半导体层2施加掩模，并且Ar或P离子34被用于对第二侧22上的半导体层2中的n+型漏极区域36进行注入，如第一实施例中所示。该步骤如图11所示。
其后，抗蚀剂层32被去除，留下图12所示的结构。
其后，继续处理以根据需要使用传统的处理步骤完成芯片。由于这些处理对于本领域技术人员来说是熟悉的，所以在此省略进一步的描述。
任一实施例中的方法都是用于I-MOS的可升级的并且高度精确的自对准制造方法，这使得能够以非常小的栅极长度来制造I-MOS器件。这样的器件具有很小的5mV/decade的亚阈值斜率。i区域长度可被非常精确地控制，并且该方法以低至例如20nm，或者甚至10nm或5nm和更低的短栅极长度工作。
根据需要该方法可与多种高k值电介质和栅极金属一起使用，从而该方法具有通用性。
该方法易于在除了Si之外的半导体层2上实现，例如在GaAs，Ge，SiGe等上实现。
该方法还易于在标准CMOS器件中实现，使得I-MOS器件结合在具有标准CMOS的裸片上。
注意，该处理比起上述现有技术更加简单并且提供了非常精确的控制。
Claims (7)
1.一种制造I-MOS的方法，包括步骤：
在掩埋绝缘层(4)上提供半导体层(2)；
形成栅极结构(23)，其包括半导体层(2)上的栅极电介质层(6)和多晶硅栅极(10)的堆叠(14)，该栅极结构(23)具有相对的第一侧(20)和第二侧(22)；
用抗蚀剂层(24)对栅极结构(23)的第二侧(22)上的半导体层(2)施加掩模；
进行注入以对所述堆叠的第一侧的第一区域(28)掺杂第一导电类型；
去除抗蚀剂层(24)；
选择性地蚀刻掉栅极结构(23)以留下与第一区域(28)隔开的堆叠(14)；
用抗蚀剂层(32)对栅极结构(23)的第一侧(20)上的半导体层(2)施加掩模；以及
进行注入(34)以对处在堆叠(14)的第二侧(22)并且临近该堆叠的半导体层(2)的第二区域(36)掺杂与第一导电类型相反的第二导电类型。
2.如权利要求1所述的方法.其中，选择性地蚀刻掉栅极结构(23)的步骤包括HF湿法蚀刻。
3.如权利要求2所述的方法，其中，栅极结构(23)包括处在所述堆叠第一侧(20)的第一隔离层(16)和处在所述堆叠第二侧(22)的第二隔离层(18)；以及
选择性地蚀刻掉栅极结构(23)的步骤包括在所述堆叠的第二侧(22)进行倾斜注入；以及
在第一隔离层(16)和第二隔离层(18)上进行HF湿法蚀刻，以从所述堆叠的第二侧(22)去除第二隔离层(18)，留下所述堆叠的第一侧(20)上的第一隔离层(16)的至少一部分。
4.如权利要求3所述的方法，其中，倾斜注入是以与半导体层(2)的垂直方向成15°至75°的角度倾斜注入氩或氙。
5.如权利要求1或2所述的方法，还包括步骤：在对半导体层施加掩模的步骤之前进行氮注入，以在所述堆叠的第二侧(22)上创建氮注入区域(42)；
其中，选择性地蚀刻掉栅极结构(23)的步骤包括在所述堆叠(14)上进行氧化步骤以在所述堆叠的第一侧(20)上形成第一氧化物层(44)并且在所述堆叠的第二侧(22)上形成第二氧化物层(46)，其中，第一氧化物层的厚度比第二氧化物层的厚度厚；以及
进行湿法蚀刻以蚀刻掉第一氧化物层(44)和第二氧化物层(46)。
6.如权利要求5所述的方法，其中，所述堆叠(14)包括栅极电介质层(6)、栅极电介质层(6)上的金属栅极层(8)以及金属栅极层(8)上的多晶硅栅极层(10)，并且其中，进行湿法蚀刻的步骤包括进行HF湿法蚀刻，其后进行蚀刻以去除通过HF湿法蚀刻暴露出的金属栅极层(8)。
7.如权利要5或6所述的方法，其中，进行氮注入的步骤以与半导体层的垂直方向成15°至75°的倾斜角度进行。
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