CN101572241A - 金属互连结构的电阻模拟方法 - Google Patents
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Abstract
一种金属互连结构的电阻模拟方法,包括:选定第一类互连结构,所述第一类互连结构具有碟形凹陷;测算方块电阻值Rsh;选定第二类互连结构,所述第二类互连结构具有碟形凹陷,第二类互连结构与第一类互连结构的材料相同,宽度小于第一类互连结构的宽度,根据公式(1)计算DW的数值;根据公式(2)计算DWDISH的值;根据公式(3)以及计算出的DW,DWDISH,Rsh值。所述方法可以比较准确的模拟不同宽度的铜互连电阻。
Description
技术领域
本发明涉及半导体制造技术领域,特别涉及一种金属互连结构的电阻模拟方法。
背景技术
通常,半导体制程是用淀积工艺、光刻工艺、刻蚀工艺等在硅晶片上形成集成电路的器件。为了连接各个部件构成集成电路,通常使用具有相对高导电率的金属材料例如铜进行布线,也就是金属布线,金属布线结构包括插塞以及双镶嵌结构等。形成插塞或者双镶嵌结构的工艺是用金属材料填充通孔或者沟槽,并采用化学机械抛光法平坦化所述通孔或者沟槽的工艺,例如申请号为CN98118290的中国专利申请文件所提供的形成插塞结构的方法。
现阶段,化学机械抛光工艺中产生的凹陷问题,是困扰工艺工程师的难题之一。所谓凹陷,是指对晶圆表面的图形做CMP工艺处理时,抛光后的图形中心部位略低于四周,晶圆表面的图形形成了类似于碟子形状的中间低、四周高的凹陷结构,尤其是抛光的图形表面面积较大的时候,更加容易产生凹陷现象。
在金属布线中,根据工艺设计的需要,在同一布线层中,同时会含有宽度不同的布线结构,以集成电路的层内金属布线的结构为例,参考附图1所示,层间介质层10内形成有插塞结构11、12以及13,其中,插塞结构11的宽度W1大于插塞结构12的宽度W2,插塞结构12的宽度W2大于插塞结构13的宽度W3,因此,化学机械抛光时,插塞结构13抛光的表面面积小于插塞结构12抛光的表面面积,塞结构12抛光的表面面积小于插塞结构11抛光的表面面积,化学机械抛光之后,插塞结构11的表面的碟形凹陷的深度H1大于插塞结构12的表面的碟形凹陷的深度H2大于插塞结构13的表面的碟形凹陷的深度(图中表示为0)。
随着互连结构的宽度增加,碟形凹陷的深度以及宽度也随之增加,造成互连结构的方块电阻增加。因此,需要采用适当的方法模拟计算所述的含有碟形凹陷的金属布线结构的电阻。
现有的金属互连结构的电阻模拟方法包括如下步骤:参考附图2所示,包括:步骤s1,选定互连结构,所述的互连结构通常为金属铜的层内布线;步骤s2,测算方块电阻值Rsh,所述的方块电阻,指一个正方形的薄膜导电材料边到边“之”间的电阻,方块电阻有一个特性,即任意大小的正方形边到边的电阻都是一样的,本发明中,所述的方块电阻指在互连结构的宽度和长度方向的一个方块的电阻值,通常情况下,对于确定的互连金属材料,其方块电阻值在同样宽度下是确定的;步骤S3,根据公式 计算DW的数值,其中L为互连结构的长度,W为互连结构的宽度,DW为互连结构宽度的修正值,N为所述互连结构的方块数,等于L/W;步骤s4,根据公式 以及计算出的DW,Rsh,计算出不同L和W的互连结构的电阻值。
随着同一层间介质层中互连结构数量增加以及互连结构的宽度的不断增加,采用所述的计算方法得到的电阻值与实际电阻值的偏差越来越大,因此,迫切需要提出新的金属互连结构电阻值的模拟方法。
发明内容
有鉴于此,本发明解决的技术问题是提供一种金属互连结构的电阻模拟方法,减小现有金属互连结构的电阻模拟方法模拟出电阻值的误差。
一种金属互连结构的电阻模拟方法,包括如下步骤:
选定第一类互连结构,所述第一类互连结构具有碟形凹陷;
测算方块电阻值Rsh;
选定第二类互连结构,所述第二类互连结构具有碟形凹陷,第二类互连结构与第一类互连结构的材料相同,宽度小于第一类互连结构的宽度,根据公式 计算DW的数值,其中L为第二类互连结构的长度,W为第二类互连结构的宽度,DW为第二类互连结构宽度的修正值,N为所述第二类互连结构的方块数,等于L/W;
根据公式
计算DWDISH的值,其中,W为第一类互连结构的宽度,t为第一类互连结构的深度,dt为化学机械抛光掉的具有碟形凹陷的第一类互连结构与不具有碟形凹陷的互连结果的深度差,Rdish为碟形凹陷的半径,Pratio为化学机械抛光工艺中第一类互连结构的金属材料与第一类互连结构相邻的介质层的抛光速率之比;
根据公式 以及计算出的DW,DWDISH,Rsh值,计算不同L和W的第一类互连结构的电阻值,其中L为第一类互连结构的长度,W为第一类互连结构的宽度,N为所述第一类互连结构的方块数,等于L/W。
与现有技术相比,上述方案具有以下优点:
现有的互连结构电阻模拟方法在模拟互连宽度大于2微米的互连结构电阻时,误差过大,本发明所述的互连结构电阻模拟方法不仅可以模拟较小宽度得互连结构,而且更好的适用宽度较大的互连结构的电阻模拟。
优选的,本发明所述的技术方案能更好的模拟宽度在0.05~50微米的金属互连结构。
附图说明
图1为现有技术不同宽度互连结构的碟形凹陷示意图;
图2为现有技术金属互连结构的电阻模拟方法的工艺流程图;
图3为本发明实施例金属互连结构的电阻模拟方法的工艺流程图;
图4为本发明实施例所述互连结构的一个碟形凹陷示意图;
图5为本发明实施例所述互连结构电阻模拟方法与实测值以及现有技术互连结构电阻模拟方法得到的电阻值的对比曲线。
具体实施方式
本发明的目的在于一种金属互连结构的电阻模拟方法,解决现有技术电阻模拟方法得到的电阻值偏差较大的缺陷。
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。
实施例
一种金属互连结构的电阻模拟方法,参考附图3,包括如下步骤:
步骤S100,选定第一类互连结构,所述第一类互连结构具有碟形凹陷;
步骤S110,测算方块电阻值Rsh;
步骤S120,选定第二类互连结构,所述第二类互连结构具有碟形凹陷,第二类互连结构与第一类互连结构的材料相同,宽度小于第一类互连结构的宽度,根据公式 计算DW的数值,其中L为第二类互连结构的长度,W为第二类互连结构的宽度,DW为第二类互连结构宽度的修正值,N为所述第二类互连结构的方块数,等于L/W;
步骤S130,根据公式
计算DWDISH的值,其中,W为第一类互连结构的宽度,t为第一类互连结构的深度,dt为化学机械抛光掉的具有碟形凹陷的第一类互连结构与不具有碟形凹陷的互连结果的深度差,Rdish为碟形凹陷的半径,Pratio为化学机械抛光工艺中第一类互连结构的金属材料与第一类互连结构相邻的介质层的抛光速率之比;
步骤S140,根据公式 以及计算出的DW,DWDISH,Rsh值,计算不同L和W的第一类互连结构的电阻值,其中L为第一类互连结构的长度,W为第一类互连结构的宽度,N为所述第一类互连结构的方块数,等于L/W。
参考附图4所述,提供第一类互连结构,所述第一类互连结构的宽度范围为0.05微米~50微米,进一步,所述第一类互连结构的宽度范围为大于2微米小于等于50微米。其中,100为集成电路的层间介质层,通常为氧化硅,氮氧化硅等绝缘介质材料,110为位于层间介质层内的金属互连结构。
所述的第一类互连结构采用常规方法形成,例如,在层间介质层内形成一个以上的开口,所述开口的宽度以及深度可以根据工艺设计的需要,相同或者不用,随后,采用化学电镀(ECP:Electrical Chemical Plating)工艺沉积金属材料,所述的金属材料完全填充所述一个以上的开口并且覆盖层间介质层的表面,本实施例中,优选的金属材料为金属铜,用于集成电路的层内金属布线,最后,采用化学机械抛光(CMP)工艺去除所述层间介质层上的金属材料,例如金属铜,形成一个以上宽度和深度相同或者不相同的第一类互连结构。
由于化学机械抛光(CMP)工艺的限制,对于不同宽度的第一类互连结构,在互连结构的表面形成的碟形凹陷的宽度也不相同,第一类互连结构的表面宽度越大,碟形凹陷越明显,在进行化学机械抛光时,对于碟形凹陷较深的互连结构,第一类互连结构周边的层间介质层也会被去除一些,如附图4所示,相对没有产生碟形凹陷的互连结构的周边层间介质层的深度,第一类互连结构产生厚度为dt的偏差。
本实施例所述的模拟方法中,设定所述的碟形凹陷为圆弧状,则计算所述第一类互连结构的碟形凹陷的圆弧半径为Rdish,设定所述第一类互连结构的宽度为W,深度为t。
对于附图4所述的第一类互连结构,进行电阻模拟之前,首先测算出方块电阻值Rsh,对于金属材料确定的第一类互连结构,其方块电阻值是确定的,方块电阻值的获得可以通过实际的测试结果计算出。例如,采用没有碟形凹陷的互连结构,测试其电阻值,并计算出所述互连结构的方块数,即可得到方块电阻的数值。所述方块电阻数等于L/W,L为所述互连结构在三维方向的长度,W为互连结构的宽度。
然后,进行步骤S120,提供第二类互连结构,第二类互连结构具有碟形凹陷,并且与第一类互连结构的材料相同,宽度小于第一类互连结构的宽度,根据公式 计算DW的数值,其中L为第二类互连结构在三维方向的长度(本实施例中,为附图4中垂直于图4示出的平面方向的长度),W为第二类互连结构的宽度,DW为第二类互连结构宽度的修正值,N为第二所述互连结构的方块数,等于L/W。
选定第二类互连结构,所述的第二类互连结构的制作方法与第一类互连结构的制作方法相同,金属材料与层间介质层的材料也相同。本实施例中,所述的第二互连结构的金属材料为铜。第二互连结构与第一类金属互连结构的区别在于:第二类互连结构的宽度大于0小于等于2微米,也就是说,第二类互连结构的Dwdish值接近0,可以忽略不计,因此,第二类互连结构的DW的计算是通过公式 计算得到。
DW值的获得是通过以下方式得到的:通过测试设备得到所述的宽度大于0小于2微米得第二类互连结构的实际电阻值R测试,然后,选定一个DW值,根据公式 计算出电阻R计算1,将R计算1的值与R测试值进行比较,如果R计算1的值与R测试值不同,则调整DW的选定值,再根据公式 计算R计算2,将R计算2的值与R测试值进行比较,如果R计算2的值与R测试值不同,则继续调整DW的选定值……,直到选定的DW值带入公式 计算出的R计算值与R测试值相同,即可得到DW的准确值。
随后,进行步骤S120,根据公式
计算DWDISH的值,所述的DWDISH为第一类互连结构的DW的修正值,本实施例中,DWDISH的值对于宽度范围为0.05微米至50微米的互连结构都适用,进一步,DWDISH的计算方法尤其适用宽度大于2微米小于等于50微米的互连结构,这是因为,互连结构的宽度小于等于2微米时,DWDISH的值近似等于0。
如附图4中所示的,W为第一类互连结构的宽度,t为第一类互连结构的深度,dt为化学机械抛光掉的具有碟形凹陷的第一类互连结构与不具有碟形凹陷的互连结果的深度差,Rdish为碟形凹陷的半径,Pratio为化学机械抛光工艺中第一类互连结构的金属材料与第一类互连结构相邻的介质层的抛光速率之比,本实施例中,所述的第一类互连结构的金属为铜,与第一类互连结构相邻的介质层为氧化硅、氮氧化硅等介质材料。
对于不同宽度的碟形凹陷,将W,t,dt,Rdish以及Pratio的值带入公式
即可计算出不同宽度第一类互连结构的DWDISH。
最后,对于一定宽度的第一类互连结构,进行步骤S140,根据公式 以及步骤S110,步骤S120和步骤S130计算出的DW,DWDISH,Rsh值,计算不同L和W的互连结构的电阻值。本实施例中,所述DW与是通过计算第二类互连结构的DW得到的。
本实施例中,对于步骤S100,步骤S110,步骤S120,步骤S130的计算顺序并没有限定,可以根据需要,随意调整方块电阻Rsh,DW,DWSISH的数值。
采用所述方法模拟得到的第一类互连结构的电阻值与实际测试得到的第一类互连结构的电阻值非常相近,参考附图5所示,为实际测试的第一类互连结构的电阻值,采用现有技术的模拟方法得到的第一类互连结构的电阻值以及采用本实施例所述模拟方法得到的第一类互连结构电阻值的对比曲线,从所述曲线中可以看出,第一类互连结构的宽度在0微米至2微米时,采用现有技术的模拟方法得到的第一类互连结构的电阻值与采用本实施例所述模拟方法得到的第一类互连结构电阻值与实际测试得到的第一类互连结构的电阻值都比较相近,随着第一类互连结构的宽度增大,碟形凹陷的宽度和深度也随之增加,采用现有技术的模拟方法得到的第一类互连结构的电阻值与实际测试值的误差增加,采用本实施例所述的电阻模拟方法得到的第一类互连结构的电阻值与实际测试值更加相近。
参考表1所示,为采用现有技术的模拟方法得到的第一类互连结构的电阻值以及采用本实施例所述模拟方法得到的第一类互连结构电阻值与实际测试值的误差比对表,所述第一类互连结构的层间介质层为氧化硅,第一类互连结构的导电金属为铜,所述第一类互连结构的深度相同,化学机械抛光工艺中选用的抛光液对第一类互连结构的铜与第一类互连结构相邻的介质层的抛光速率之比Pratio为2,根据抛光速率比不同,设定不同的Pratio。
表1
第一类互连结构宽度(微米) | 实测第一类互连结构电阻值(ohm/square) | 现有技术模拟的第一类互连结构电阻值(ohm/square) | 现有技术模拟的第一类互连结构电阻值误差百分比 | 本实施例模拟的第一类互连结构电阻值(ohm/square) | 本实施例模拟的第一类互连结构电阻值误差百分比 |
4.00 | 1.05E-01 | 8.93E-02 | -14.99% | 1.03E-01 | -1.64% |
2.00 | 9.13E-02 | 9.00E-02 | -1.47% | 9.39E-02 | 2.87% |
1.00 | 9.12E-02 | 9.14E-02 | 0.21% | 9.17E-02 | 0.56% |
0.60 | 9.19E-02 | 9.34E-02 | 1.59% | 9.25E-02 | 0.67% |
0.40 | 9.40E-02 | 9.60E-02 | 2.09% | 9.47E-02 | 0.72% |
0.20 | 1.07E-01 | 1.05E-01 | -1.79% | 1.04E-01 | -2.90% |
0.12 | 1.19E-01 | 1.19E-01 | -0.04% | 1.19E-01 | 0.04% |
从表1可以看出,第一类互连结构的宽度在0微米至2微米时,采用现有技术的模拟方法得到的第一类互连结构的电阻值与采用本实施例所述模拟方法得到的第一类互连结构电阻值与实际测试得到的第一类互连结构的电阻值都比较相近,随着第一类互连结构的宽度增大,碟形凹陷的宽度和深度也随之增加,采用现有技术的模拟方法得到的第一类互连结构的电阻值与实际测试值的误差增加,采用本实施例所述的电阻模拟方法得到的第一类互连结构的电阻值与实际测试值更加相近。因此,对于宽度在2微米至50微米之间的互连结构,本实施例所述的方法能够更加准确的模拟互连结构的电阻值。
虽然本发明以较佳实施例披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (7)
1.一种金属互连结构的电阻模拟方法,包括如下步骤:
选定第一类互连结构,所述第一类互连结构具有碟形凹陷;
测算方块电阻值Rsh;
选定第二类互连结构,所述第二类互连结构具有碟形凹陷,第二类互连结构与第一类互连结构的材料相同,宽度小于第一类互连结构的宽度,根据公式 计算DW的数值,其中L为第二类互连结构的长度,W为第二类互连结构的宽度,DW为第二类互连结构宽度的修正值,N为所述第二类互连结构的方块数,等于L/W;
根据公式
计算DWDISH的值,其中,W为第一类互连结构的宽度,t为第一类互连结构的深度,dt为化学机械抛光掉的具有碟形凹陷的第一类互连结构与不具有碟形凹陷的互连结果的深度差,Rdish为碟形凹陷的半径,Pratio为化学机械抛光工艺中第一类互连结构的金属材料与第一类互连结构相邻的介质层的抛光速率之比;
根据公式 以及计算出的DW,DWDISH,Rsh值,计算不同L和W的第一类互连结构的电阻值,其中L为第一类互连结构的长度,W为第一类互连结构的宽度,N为所述第一类互连结构的方块数,等于L/W。
2.根据权利要求1所述金属互连结构的电阻模拟方法,其特征在于,所述第一类互连结构的宽度为0.05微米至50微米。
3.根据权利要求2所述金属互连结构的电阻模拟方法,其特征在于,所述第一类互连结构的宽度大于2微米小于等于50微米。
4.根据权利要求1所述金属互连结构的电阻模拟方法,其特征在于,所述第二类互连结构的宽度为0微米至2微米。
5.根据权利要求1所述金属互连结构的电阻模拟方法,其特征在于,所述金属互连结构的材料为铜。
6.根据权利要求1所述金属互连结构的电阻模拟方法,其特征在于,所述第一类互连结构的碟形凹陷是采用化学机械抛光工艺抛光形成的。
7.根据权利要求1所述金属互连结构的电阻模拟方法,其特征在于,所述第二类互连结构的碟形凹陷是采用化学机械抛光工艺抛光形成的。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101957874A (zh) * | 2010-07-16 | 2011-01-26 | 上海宏力半导体制造有限公司 | 电阻模型提取方法 |
CN102522354A (zh) * | 2012-01-12 | 2012-06-27 | 中国科学院微电子研究所 | 一种提取互连线方块电阻的方法和装置 |
CN102569114A (zh) * | 2010-12-17 | 2012-07-11 | 无锡华润上华半导体有限公司 | 一种金属导线尺寸监测方法 |
CN103354217A (zh) * | 2013-05-14 | 2013-10-16 | 香港应用科技研究院有限公司 | 晶圆上多个通孔的电沉积过程优化方法 |
CN112435935A (zh) * | 2020-11-20 | 2021-03-02 | 上海华力集成电路制造有限公司 | 凹槽填充结构的化学机械研磨负载监控方法 |
-
2008
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Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101957874A (zh) * | 2010-07-16 | 2011-01-26 | 上海宏力半导体制造有限公司 | 电阻模型提取方法 |
CN101957874B (zh) * | 2010-07-16 | 2014-11-26 | 上海华虹宏力半导体制造有限公司 | 电阻模型提取方法 |
CN102569114A (zh) * | 2010-12-17 | 2012-07-11 | 无锡华润上华半导体有限公司 | 一种金属导线尺寸监测方法 |
CN102569114B (zh) * | 2010-12-17 | 2014-08-27 | 无锡华润上华半导体有限公司 | 一种金属导线尺寸监测方法 |
CN102522354A (zh) * | 2012-01-12 | 2012-06-27 | 中国科学院微电子研究所 | 一种提取互连线方块电阻的方法和装置 |
CN102522354B (zh) * | 2012-01-12 | 2014-02-19 | 中国科学院微电子研究所 | 一种提取互连线方块电阻的方法和装置 |
CN103354217A (zh) * | 2013-05-14 | 2013-10-16 | 香港应用科技研究院有限公司 | 晶圆上多个通孔的电沉积过程优化方法 |
CN103354217B (zh) * | 2013-05-14 | 2015-01-21 | 香港应用科技研究院有限公司 | 晶圆上多个通孔的电沉积过程优化方法 |
US9075941B2 (en) | 2013-05-14 | 2015-07-07 | Hong Kong Applied Science and Technology Research Institute Company Limited | Method for optimizing electrodeposition process of a plurality of vias in wafer |
CN112435935A (zh) * | 2020-11-20 | 2021-03-02 | 上海华力集成电路制造有限公司 | 凹槽填充结构的化学机械研磨负载监控方法 |
CN112435935B (zh) * | 2020-11-20 | 2024-03-08 | 上海华力集成电路制造有限公司 | 凹槽填充结构的化学机械研磨负载监控方法 |
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