CN101567701A - 一种高效多路数字下变频器系统 - Google Patents

Abstract

本发明涉及一种高效多路数字下变频器系统。本发明包括信号输入端X(n)及信号输出端Y(n)，信号输入端X(n)通过M－1个延时器间隔分为M路独立的数字下变频支路，每个数字下变频支路均包括依次先连接的一个抽取因子为M的抽取器、再连接的一个根据M相数字滤波器的H(z)表达式构建的多相分支滤波器，各运算支路的抽取器的输入端与所述信号输入端X(n)耦合，各运算支路的多相分支滤波器的输出端与一个快速傅立叶变换模块即FFT耦合，快速傅立叶变换模块即FFT分别将每路运算支路滤波后的M个复数序列的实部序列相加、虚部序列相加而得到M个输出信号Y(n)。这样，本发明节省了硬件资料、提高了运算效率。

Description

一种高效多路数字下变频器系统

技术领域

本发明涉及多速率信号处理系统技术领域，特指一种高效多路数字下变频器系统。

背景技术

“多速率信号处理”是最近十几年发展起来的一项数字信号处理技术，目前已广泛应用于接收机信号处理和软件无线电产品开发。简单地说，“多速率信号处理”就是在数字信号处理的各个环节，改变信号的采样速率以适应该环节高效处理数字信号的需要，抽取、内插是多速率实现的基本手段，如何找到抽取、内插的高效实现方案是“多速率信号处理”的关键。

实现多路数字下变频(DDC)可建立在专用芯片或现场可编程门阵列(FPGA)实现的基础上。近十年来，随着数字下变频(DDC)技术越来越广泛地应用于众多的信号处理领域，许多数字信号处理公司都推出了商用的DDC专用芯片，如AD6620、AD6624、ISL50214、ISL5216、GC4016等；不过，这些芯片大多为1路或4路的DDC专用芯片。目前，一些应用领域往往需要从宽带信号内提取多达上100个窄带信号，利用专用的DDC芯片，通常需要高达二、三十个专用的DDC芯片，这不仅导致了设备成本直线上升，而且由于输入为很宽的信号，这些高速的信号数据流分发到众多的DDC，将面临复杂的电磁兼容设计问题，甚至很容易导致硬件电路设计的失败。

采用FPGA实现多路DDC，一定程度上可以解决上述难题；但FPGA的资源以及DDC算法是否优化是采用FPGA方案的关键。

图1是实现窄带DDC最为流行的一种算法结构，该结构采用了高效的CIC梳状滤波器，CIC滤波器本身不需要乘法器运算，可完成很高信号抽取处理，从而大大降低了其后HB、FIR滤波器对乘法运算能力的要求。

FPGA实现多路DDC可在图1的基础上进行，该方案对FPGA乘法器的资源要求不太高，但对FPGA的逻辑、RAM资源要求很高。利用该算法结构，高性能的FPGA大约可实现8路DDC，这远不能满足应用对DDC路数的要求。

发明内容

本发明的目的就是针对现有技术的不足之处而提供的一种可实现很多路数字下变频的、高效多路数字下变频器系统。

为达到上述目的，本发明包括用于接收输入信号的信号输入端X(n)及用于输出信号的信号输出端Y(n)，所述信号输入端X(n)通过M-1个延时器间隔分为M路独立的数字下变频支路，每个数字下变频支路均包括依次先连接的一个抽取因子为M的抽取器、再连接的一个根据M相数字滤波器的H(z)表达式构建的多相分支滤波器，各运算支路的抽取器的输入端与所述信号输入端X(n)耦合，各运算支路的多相分支滤波器的输出端与一个快速傅立叶变换模块即FFT耦合，快速傅立叶变换模块即FFT分别将每路运算支路滤波后的M个复数序列的实部序列相加、虚部序列相加而得到M个输出信号Y(n)，其中，M为大于一的自然数。

所述的M个输出信号Y(n)耦合到选通器中，选通器从M个输出信号选择N个信号并分为N路独立的第二次数字下变频支路，N路独立的第二次数字下变频支路将最终N路信号输出。

所述M＝256路独立的数字下变频支路，每个数字下变频支路均包括依次连接的一个抽取因子为M＝256的抽取器。

所述H(z)表达式构建的多相分支滤波器中的表达式H(z)：

$H\left(z\right)=\underset{\mathrm{\λ}=0}{\overset{M-1}{\mathrm{\Σ}}}{H}_{\mathrm{\λ}}\left(z^M\right)\·z^{-\mathrm{\λ}}---\left(1\right)$

$H_{\mathrm{\λ}}\left(z^M\right)=\underset{n=-\∞}{\overset{\∞}{\mathrm{\Σ}}}h(\mathrm{nM}+\mathrm{\λ})\·z^{-\mathrm{nM}},(\mathrm{\λ}=\mathrm{0,1},...,M-1)$

式中h(n)是滤波器的脉冲响应，H(Z)是滤波器的传递函数。

(1)式称为H(Z)的多相表示，H_λ(z^M)称为H(Z)的多相分量。

所述选通器从M＝256个输出信号选择N＝64个信号输入64路独立的第二次数字下变频支路。

所述根据M相数字滤波器的H(z)表达式构建的多相分支滤波器为多相有限冲激响应滤波器即FIR滤波器。

所述各部件均设置于现场可编程门阵列即FPGA上。

采用上述结构后，由于采用了先抽取在滤波的结构，避免传统采用数控振荡器(NCO)、梳状滤波器(CIC)对高速信号进行预处理，滤波时的信号速率比传统结构低，提高了数字下变频效率；另外，采用高效的快速傅立叶变换模块即FFT进行运算，使得运算量与路数无关，使其在现有硬件条件下实现了许多路数字下变频。本发明中的多路数字下变频系统具有如下特点：

a.信号预处理没有采用数控振荡器(NCO)、梳状滤波器(CIC)；

b.采用的FIR滤波器在信号抽取后实现；

c.采用了高效的快速傅立叶变换模块即FFT运算；

d.运算量与路数基本无关。

附图说明

图1为现有技术中窄带数字下变频器处理框图。

图2为两级数字下变频器级连框图。

图3为滤波器的多相分解和等效结构中的先滤波再抽取结构图。

图4为滤波器的多相分解和等效结构中的先抽取再滤波结构图。

图5为数字下变频的实现方式结构示意图。

图6为调谐序列相乘的等效变换图。

图7为多路数字下变频的多相实现图。

图8为本发明采用快速傅立叶变换模块即FFT后的多路数字下变频的结构示意图。

图9为本发明实施例中多路数字下变频DDC系统实现示意框图。

具体实施方式

图1的现有技术中数字下变频即DDC实现框图，为公认优化的窄带DDC算法结构，但该结构的实现和现场可编程门阵列即FPGA的资源并不匹配，特别是当抽取率很高时，需要大量现场可编程门阵列即FPGA的逻辑和RAM资源，严重限制了实现数字下变频即DDC的路数，但乘法器资源却大量闲置。其原因在于图1的数控震荡器即NCO、梳状滤波器即CIC工作在很高的时种频率上，无法采用资源复用技术；当数字下变频即DDC路数增加时，其对应的RAM和逻辑资源也随之直线增加。

如图2所示，采用两级数字下变频即DDC级连是实现多路窄带数字下变频即DDC的一种折中方案，该方案的前级数字下变频即DDC首先对信号预处理，将高速的信号数据流分解为较少路数的中速信号数据流，后级的数字下变频即DDC在中速的信号数据流上完成多路信号的变频、滤波；该方案由于前级只采用较少的数控震荡器即NCO模块，每路梳状滤波器即CIC的抽取率也相对图1要小的多，其耗用的RAM及逻辑资源现场可编程门阵列即FPGA是可以接受的；后级虽然仍要完成大路数的数字下变频即DDC，但由于其工作在较低的速率下，可有效采用复用技术解决资源不足的矛盾。

如果图2中前级采用特殊的数字下变频即DDC算法结构，不采用数控震荡器即NCO和梳状滤波器即CIC滤波器就可以最大限度避免数字下变频即DDC路数受限于现场可编程门阵列即FPGA的RAM和逻辑资源。实际上，除了图1的数字下变频即DDC高效算法结构之外，采用多相结构也可以完成先抽取后滤波，从而高效实现窄带数字下变频即DDC功能。

在多抽样率信号处理中，实现先抽取后滤波的最简单方法是多项滤波。如果一个Q阶线性时不变FIR滤波器的冲击响应为h(n)，所述H(z)表达式构建的多相分支滤波器(50)中的表达式H(z)：

$H\left(z\right)=\underset{\mathrm{\λ}=0}{\overset{M-1}{\mathrm{\Σ}}}{H}_{\mathrm{\λ}}\left(z^M\right)\·z^{-\mathrm{\λ}}---\left(1\right)$

$H_{\mathrm{\λ}}\left(z^M\right)=\underset{n=-\∞}{\overset{\∞}{\mathrm{\Σ}}}h(\mathrm{nM}+\mathrm{\λ})\·z^{-\mathrm{nM}},(\mathrm{\λ}=\mathrm{0,1},...,M-1)$

式中h(n)是滤波器的脉冲响应，H(Z)是滤波器的传递函数；

(1)式称为H(Z)的多相表示，H_λ(z^M)称为H(Z)的多相分量。

利用滤波器50的多相分解，我们把传统数字下变频中先低通滤波后抽取的结构等效变换成先抽取后滤波的形式，等效过程如图3-4所示。滤波器50的多相分解和等效结构；图3中为先滤波再抽取结构；图3滤波在高采样率端进行，效率低；图4滤波运算在抽取后进行，效率高。利用多相滤波的这种优点可以实现数字下变频的高效结构。

数字下变频器对输入采样率为f_s的取样数据流X_n调谐是通过把X_n与一混频器序列相乘来实现的。调谐频率f₀分解为周期分量m/N和非周期分量f_d，混频器序列为：

整个调谐带宽被分成N个信道。M代表第m个信道，f_d为信道内的频率偏移。在一定条件下，周期分量m/N可以归入多相滤波器分支。剩余的非周期分量f_d放在抽取后与数据流相乘。

我们注意到，混频器序列的周期分量

正好对应于N点离散傅氏变换DFT第m分量的N点序列，简称为DFT调谐序列。综合多相滤波和DFT调谐序列的观点，可以得到数字下变频器第K信道的调谐实现结构，如图5所示数字下变频的实现方式：

图5中作为混频器的乘法器，在高采样率一边，运算效率很低。我们的目的是要把它移到低采样率的一边。可以看出，当调谐序列W_n ^k的周期N等于下面多相滤波的抽取比M时，W_n ^k可以一一对应的分配给多相滤波器的各个分支，同时各分支滤波运算只对实序列进行，混频在滤波之后，运算量大大减少；各个支路混频后的同相、正交分量再分别相加，得到所要的基带采样信号。这种处理的结构如图6调谐序列相乘的等效变换；

采用图6的单路DDC实现级连方案中前级DDC的分路功能图7，由于该结构没有精细调谐的数控震荡器NCO，也没有梳状滤波器CIC，我们可以增加前级数字下变频DDC的路数，这非常有利于提高后级多路数字下变频DDC的实现。不过当其路数较多时，该结构对乘法资源要求较高；仔细研究图7，可以发现如果数字下变频DDC的路数与其抽取M一致，且M路DDC均匀覆盖整个奈奎斯特带宽，则图7可以推导出图8的高效实现形式，该滤波器利用了快速傅立叶变换模块即FFT的高效算法，可成倍减少级连方案中前级分路数字下变频DDC对乘法器的需求。

图8中为多相滤波器高效算法，根据上面的分析和推导，本实用新型多路数字下变频DDC的实现框图如图9。

使用时，如图9实施例，首先，信号输入端X(n)进入的高速AD采样数据顺序存入现场可编程门阵列即FPGA双端RAM中即2560点的循环缓冲区，通过255个延时器30间隔分为256路独立的数字下变频支路，现场可编程门阵列即FPGA的抽取器40每当收集到256个AD样点，启动8阶FIR滤波器50算法模块，8阶FIR滤波器50算法模块的地址发生器以256点的间隔从当前地址读取8个样点完成1路FIR运算，同时将结果存入256点的快速傅立叶变换模块即FFT60的缓冲区对应地址；然后当前地址+1，重复上述过程，直到256路FIR滤波器50处理完毕。FIR滤波器50处理完毕后，启动快速傅立叶变换模块即FFT60，然后将结果输出到选通器70中，选通器70由256个数据中任意选择64个数据，并间隔分为64路窄带数字下变频DDC支路，最后输出64路窄带数字下变频DDC数据I(n)Q(n)80。

无论是图7或图9，后级64路窄带数字下变频DDC的运算量相对前级DDC分路，其运算量及资源的占用都要小很多，所以我们下面我们重点比较两者前级数字下变频DDC分路对运算量要求的差异。利用图6完成64路分路数字下变频DDC，若M＝256，则其复乘法运算次数为：8*256+64*256＝72*256，采用图8，其复乘法运算次数：8*256+256/2*log256＝8*256+4*256＝12*256；可见利用图9完成64路中等带宽的数字下变频DDC相对在图6的基础上完成64路可减少乘法资源6倍，而且若需要更多路数，图9运算量不变，图7的运算量和路数成正比。

在一片型号为XC4VSX35上现场可编程门阵列即FPGA，若采用图9算法结构可实现了256路窄带数字下变频DDC；采用图6的算法结构可实现64路窄带数字下变频DDC，采用图1结构则只能实现6路窄带数字下变频DDC。

因此，采用本发明的数字下变频系统后，我们采用1U标准机箱，可完成了“短波宽带64路控守接收机“的研制；该接收机可替代传统的64部短波窄带控守接收机1U，从而大大降低了群路短波接收机的成本和体积，是短波控守接收机领域具有重要意义的更新换代产品。

Claims (7)

1、一种高效多路数字下变频器系统，包括用于接收输入信号的信号输入端X(n)(10)及用于输出信号的信号输出端Y(n)(20)，其特征在于：所述信号输入端X(n)(10)通过M-1个延时器(30)间隔分为M路独立的数字下变频支路，每个数字下变频支路均包括依次先连接的一个抽取因子为M的抽取器(40)、再连接的一个根据M相数字滤波器(50)的H(z)表达式构建的多相分支滤波器(50)，各运算支路的抽取器(40)的输入端与所述信号输入端X(n)(10)耦合，各运算支路的多相分支滤波器(50)的输出端与一个快速傅立叶变换模块即FFT(60)耦合，快速傅立叶变换模块即FFT(60)分别将每路运算支路滤波后的M个复数序列的实部序列相加、虚部序列相加而得到M个输出信号Y(n)(20)，其中，M为大于一的自然数。

2、根据权利要求1所述的一种高效多路数字下变频器系统，其特征在于：所述的M个输出信号Y(n)(20)耦合到选通器(70)中，选通器(70)从M个输出信号选择N个信号后分为N路独立的第二次数字下变频支路，N路独立的第二次数字下变频支路将最终N路信号I(n)Q(n)(80)输出。

3、根据权利要求1或2所述的一种高效多路数字下变频器系统，其特征在于：所述M＝256路独立的数字下变频支路，每个数字下变频支路均包括依次连接的一个抽取因子为M＝256的抽取器(40)。

4、根据权利要求1或2所述的一种高效多路数字下变频器系统，其特征在于：所述H(z)表达式构建的多相分支滤波器(50)中的表达式H(z)：

$H\left(z\right)=\underset{\mathrm{\λ}=0}{\overset{M-1}{\mathrm{\Σ}}}{H}_{\mathrm{\λ}}\left(z^M\right)\·z^{-\mathrm{\λ}}---\left(1\right)$

$H_{\mathrm{\λ}}=\left(z^M\right)=\underset{n=-\∞}{\overset{\∞}{\mathrm{\Σ}}}h(\mathrm{nM}+\mathrm{\λ})\·z^{-\mathrm{nM}}$ (λ＝0，1，...，M-1)

式中h(n)是滤波器的脉冲响应，H(Z)是滤波器的传递函数，(1)式称为H(Z)的多相表示，H_λ(z^M)称为H(Z)的多相分量。

5、根据权利要求3所述的一种高效多路数字下变频器系统，其特征在于：所述选通器(70)从M＝256个输出信号选择N＝64个信号输入64路独立的第二次数字下变频支路。

6、根据权利要求1或2所述的一种高效多路数字下变频器系统，其特征在于：所述根据M相数字滤波器的H(z)表达式构建的多相分支滤波器(50)为多相有限冲激响应滤波器即FIR滤波器。

7、根据权利要求1或2所述的一种高效多路数字下变频器系统，其特征在于：所述各部件均设置于现场可编程门阵列即FPGA上。

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