CN111786690B - 一种并行结构的数字下变频方法 - Google Patents

Abstract

本发明提供了一种并行结构的数字下变频方法，输入信号多相化处理，产生多相本振，进行多相混频后，构建预置矩阵，通过设计原型低通滤波器，将原型低通滤波器系数多相化处理，再进行混频数据预编码，并构建并行滤波器组，从而实现并行滤波。本发明克服了串行结构数字下变频器数据吞吐率低的问题，实现高速采样信号的接收处理，满足宽带信号处理的需求，可以灵活设定变频的频率和低通滤波的截止频率，实现信号的全带宽直接接收处理，从而避免了信道化接收机跨信道问题，通过增加预置矩阵实现合并输入同类项，从而大大减少了并行结构中的滤波器数目，降低硬件资源消耗，利于FPGA实现。

Description

一种并行结构的数字下变频方法

技术领域

本发明涉及无线通信技术领域，提出了一种数字下变频方法，具有较高数据吞吐率、较低硬件实现低复杂度，适合宽带信号的接收处理。

背景技术

软件无线电的基本思想是构建一个通用、标准化的硬件平台，各种无线电功能通过软件编程实现。软件无线电强调体系结构的开放性和全面可编程性，通过软件灵活地更改硬件配置实现各种新的功能需求。同时，软件无线电采用标准、先进的开放式总线架构，利于硬件的扩容和升级。由于软件无线电技术具有诸多优良的特性，因此它在无线电领域应用越来越广泛。在目前的软件无线电架构中，数字下变频(DDC)是其重要的组成部分。DDC改变了以往无线电接收机的架构，实现了数字下变频，使得先进的数字信号处理算法在无线电接收机中进一步应用，拓展了数字信号处理算法的应用领域。贾雪琴等人在《用MATLAB在FPGA芯片中实现数字下变频设计》中描述了串行结构的数字下变频器。串行结构的数字下变频器的核心器件包括了数字频率合成器(DDS)和低通滤波器两部分。通常，数字下变频处理过程是在FPGA中实现。目前FPGA器件的时钟处理速度一般稳定在200MHz以下，因此串行结构的数字下变频器无法满足宽带数字信号的处理，大大的限制了软件无线电技术的应用。杨小牛等人在《软件无线电原理与应用》中提出了信道化接收机思路来解决宽带信号接收问题。信道化接收机是将目标信号带宽划分成多个相互邻接的子信道单元，然后对所有子信道带宽的信号同时接收处理。由于每个子信道的信号为窄带信号，因此可以借助串行数字下变频器处理。信道化接收机能够实现较高的数据吞吐率，但是信道化接收机存在跨信道问题。如果接收机出现跨信道现象，那么就会造成信号泄露问题，同时后级处理必须增加综合滤波器组模块来恢复信号。

发明内容

为了克服现有技术的不足，本发明提供一种并行结构的数字下变频方法。为了解决串行结构的数字下变频器数据吞吐率低，同时克服信道化接收机跨信道问题，本发明提出的并行结构的数字下变频方法，可以实现对宽带数字信号直接处理。该下变频器具有较高的数据吞吐率，同时硬件实现复杂度较低，可以较好的满足宽带信号接收处理需求。本发明设计了一种并行结构的数字下变频器，实现了较高的数据吞吐率，同时硬件实现复杂度较低，能够较好的用于宽带信号的数字下变频处理。

本发明解决其技术问题所采用的技术方案包括以下步骤：

步骤1：输入信号多相化处理；

假设输入数据为x(n)，n＝0,1,…,g-1，数据划分为K相处理，多相处理后的数据表示为：

x_i(m)＝x(i+m*K) (1)

其中i＝0,...,K-1，m＝0,1,…,floor(((g+1)/K)-1)，floor函数表示向下取整，K的取值遵循如下准则：K可分解为r个因子，表示为：

K＝L₁L₂…L_r (2)

其中L_r∈C,C＝{2,3,4}，如果r＝1，K∈C，如果r≥2，分解因子按照集合C中的数从大到小的顺序优先选取，同时多个分解因子可以相同；

步骤2：产生多相本振；

多相结构的本振由一个固定本振和K个相位补偿器组成，表示为：

其中f_c为载波频率，f_s为输入信号采样率；

步骤3：多相混频；

已知输入多相数据为x_i(m)，多相本振为lo_i(m)，结合公式(1)和(2)，混频数据表示为：

步骤4：构建预置矩阵；

如果r＝1，则K∈{2,3,4}，两并行、三并行和四并行结构DDC的前置矩阵Q₂、Q₃、Q₄和后置矩阵P₂、P₃、P₄分别表示为：

如果r≥2，前置矩阵和后置矩阵分别表示为：

其中

表示张量积；

在r≥2时，需同时构建一个矩阵AO，构建过程如下所示：

A₁＝A(L₁,L₂)

……

A_O＝A_r-1 (7)

其中A(u,j)是一个2uj-1行(2u-1)(2j-1)列的矩阵，表示为：

步骤5：设计原型低通滤波器；

利用Matalb软件调用fir1函数设计原型低通滤波器，其中fir1函数表示如下：

h＝fir1(fir_num,wn) (8)

其中wn＝h_f_c/(h_fs/2)，fir_num＝W*K-1，wn表示归一化截止频率，h_f_c表示截止频率，h_fs表示实际的采样频率，firm_num表示低通滤波器的阶数，W为正整数；

步骤6：原型低通滤波器系数多相化处理；

多相化处理后的原型低通滤波器系数表示为：

H_i＝h(i+(w-1)*K) (9)

其中i＝0,…,K-1，w＝1,…,W；

步骤7：混频数据预编码；

已知混频后数据为S_i，则预编码后数据表示为：

X_O＝[S_K-1 S_K-2 … S₁ S₀ z^-KS_K-1 … z^-KS₁]^T (10)

其中T表示转置运算，z^-K表示延迟K个数据点；

步骤8：构建并行滤波器组；

已知多相处后的原型低通滤波系数为H_i，则并行滤波器组H_O表示为：

H_O＝diag(P·[H₀ … H_K-1]^T) (11)

步骤9：并行滤波；

如果r＝1，则并行滤波表示为：

Y_O＝P_t ^TH_OQ_t ^TX_O (12)

其中t＝2,…,4；

如果r≥2，则并行滤波表示为：

Y_O＝P_O ^TH_OQ_O ^TA_O ^TX_O (13)

其中Y_O＝[Y_K-1 Y_K-2 … Y₀]^T。

本发明的有益效果在于设计了数字混频和低通滤波器的并行结构，实现了全并行结构的数字下变频器，具有如下优点：

一、本发明克服了串行结构数字下变频器数据吞吐率低的问题，实现高速采样信号的接收处理，满足宽带信号处理的需求。

二、本发明不需要划分子信道，可以灵活设定变频的频率和低通滤波的截止频率，实现信号的全带宽直接接收处理，从而避免了信道化接收机跨信道问题。

三、本发明通过增加预置矩阵实现合并输入同类项，从而大大减少了并行结构中的滤波器数目，降低硬件资源消耗，利于FPGA实现。

附图说明

图1是本发明的并行结构数字下变频处理流程。

图2是本发明实施过程中输入信号实部时域波形。

图3是本发明实施过程中输入信号频域波形。

图4是本发明实施过程中低通原型滤波器幅频响应。

图5是本发明实施过程中下变频后信号实部时域波形。

图6是本发明实施过程中下变频后信号频域波形。

具体实施方式

下面结合附图和实施例对本发明进一步说明。

本发明将ADC采样后的数字中频信号作为输入信号，首先对输入信号进行多相化处理，然后进行并行混频运算，混频计算结果进行预编码处理，最后多相数据送入并行低通滤波器实现完整的并行结构的数字下变频处理过程。并行结构数字下变频处理流程如图1所示。

下面结合附图和实施例对本发明进一步说明，本发明包括但不仅限于下述实施例。

本发明方法的实现步骤如下：

1)输入数据多相化。首先产生一个输入复信号

f_sc1＝50MHz，f_sc2＝150MHz，f_s＝1600MHz，g＝1024，n＝0,1,…,1023。输入信号实部时域波形和输入信号频域波形分别如图2、图3所示。选取K＝8，由于K不属于集合C，根据K的分解因子取值准则将K分解为两个因子，即r＝2，L₁＝4，L₂＝2。最后输入信号x(n)按照公式(1)处理得到多相输入数据x_i(m),每一相数据长度为128。

2)产生多相本振。设定fc＝40MHz，f_s＝1600MHz，根据公式(3)产生多相本振lo_i(m)。

3)多相混频。根据公式(4)进行并行混频计算。

4)构建预置矩阵。由于r＝2,L₁＝4，L₂＝2，根据公式(5)和(6)可得到预矩阵P_O、Q_O和A_O分别如下所示：

5)设计原型低通滤波器。h_f_c＝15MHz，h_fs＝1600MHz，fir_num＝127，wn＝0.01875，调用Matlab2016a软件中fir1函数得到滤波器的系数。该原型低通滤波器的幅频响应如图4所示。

6)原型低通滤波器系数多相化处理。根据(9)构建8个子滤波器，其系数如下表1、表2、表3、表4、表5、表6、表7和表8所示。

表1子滤波器H₀系数

表2子滤波器H₁系数

滤波器系数编号	滤波器系数
		1	0.000356003103411768
2	0.000356003103411768
		3	0.000356003103411768
4	0.000356003103411768
		5	0.000356003103411768
6	0.000356003103411768
		7	0.000356003103411768
8	0.000356003103411768

表3子滤波器H₂系数

滤波器系数编号	滤波器系数
		1	0.000386753673382247
2	0.000386753673382247
		3	0.000386753673382247
4	0.000386753673382247
		5	0.000386753673382247
6	0.000386753673382247
		7	0.000386753673382247
8	0.000386753673382247

表4子滤波器H₃系数

表5子滤波器H₄系数

滤波器系数编号	滤波器系数
		1	0.000469303104877567
2	0.000469303104877567
		3	0.000469303104877567
4	0.000469303104877567
		5	0.000469303104877567
6	0.000469303104877567
		7	0.000469303104877567
8	0.000469303104877567

表6子滤波器H₅系数

滤波器系数编号	滤波器系数
		1	0.000522925486076277
2	0.000522925486076277
		3	0.000522925486076277
4	0.000522925486076277
		5	0.000522925486076277
6	0.000522925486076277
		7	0.000522925486076277
8	0.000522925486076277

表7子滤波器H₆系数

表8子滤波器H₇系数

滤波器系数编号	滤波器系数
		1	0.000659276509647375
2	0.000659276509647375
		3	0.000659276509647375
4	0.000659276509647375
		5	0.000659276509647375
6	0.000659276509647375
		7	0.000659276509647375
8	0.000659276509647375

7)混频数据预编码。利用公式(10)将混频后的8相数据进行预编码形成16相数据。

8)构建并行滤波器组。利用公式(11)将6)中H₀～H₇变换处理得到27个子滤波器构成并行滤波器组。27个子滤波器的形式如下表9所示：

表9 27个子滤波器的形式

最终并行滤波器组为H_O＝[H_O0 H_O1 … H_O26]^T。

9)并行滤波。由于r＝2，根据公式(13)进行滤波处理得到Y_O。并行滤波处理后的信号实部时域波形和频域波形分别如图5、图6所示。

Claims (1)

1.一种并行结构的数字下变频方法，其特征在于包括下述步骤：

步骤1：输入信号多相化处理；

假设输入数据为x(n)，n＝0,1,…,g-1，数据划分为K相处理，多相处理后的数据表示为：

x_i(m)＝x(i+m*K) (1)

其中i＝0,...,K-1，m＝0,1,…,floor(((g+1)/K)-1)，floor函数表示向下取整，K的取值遵循如下准则：K可分解为r个因子，表示为：

K＝L₁L₂…L_r (2)

其中L_r∈C,C＝{2,3,4}，如果r＝1，K∈C，如果r≥2，分解因子按照集合C中的数从大到小的顺序优先选取，同时多个分解因子可以相同；

步骤2：产生多相本振；

多相结构的本振由一个固定本振和K个相位补偿器组成，表示为：

其中f_c为载波频率，f_s为输入信号采样率；

步骤3：多相混频；

已知输入多相数据为x_i(m)，多相本振为lo_i(m)，结合公式(1)和(3)，混频数据表示为：

步骤4：构建预置矩阵；

如果r＝1，则K∈{2,3,4}，两并行、三并行和四并行结构DDC的前置矩阵Q₂、Q₃、Q₄和后置矩阵P₂、P₃、P₄分别表示为：

如果r≥2，前置矩阵和后置矩阵分别表示为：

其中

表示张量积；

在r≥2时，需同时构建一个矩阵AO，构建过程如下所示：

A₁＝A(L₁，L₂)

……

A₀＝A_r-1 (7)

其中A(u,j)是一个2uj-1行(2u-1)(2j-1)列的矩阵，表示为：

步骤5：设计原型低通滤波器；

利用Matalb软件调用fir1函数设计原型低通滤波器，其中fir1函数表示如下：

h＝fir1(fir_num,wn) (8)

其中wn＝h_f_c/(h_fs/2)，fir_num＝W*K-1，wn表示归一化截止频率，h_f_c表示截止频率，h_fs表示实际的采样频率，firm_num表示低通滤波器的阶数，W为正整数；

步骤6：原型低通滤波器系数多相化处理；

多相化处理后的原型低通滤波器系数表示为：

H_i＝h(i+(w-1)*K) (9)

其中i＝0,…,K-1，w＝1,…,W；

步骤7：混频数据预编码；

已知混频后数据为S_i，则预编码后数据表示为：

X_O＝[S_K-1 S_K-2 … S₁ S₀ z^-KS_K-1 … z^-KS₁]^T (10)

其中T表示转置运算，z^-K表示延迟K个数据点；

步骤8：构建并行滤波器组；

已知多相处理后的原型低通滤波系数为H_i，则并行滤波器组H_O表示为：

H₀=diag(P*[H₀ … H_K-1]^T) (11)

其中，diag(·)为构建对角矩阵函数，P表示r大于等于1时的前置矩阵；

步骤9：并行滤波；

如果r＝1，则并行滤波表示为：

Y_O＝P_t ^TH_OQ_t ^TX_O (12)

其中P_t表示r＝1时两并行、三并行和四并行结构DDC的后置矩阵P₂、P₃、P₄，Q_t表示r＝1时两并行、三并行和四并行结构DDC的前置矩阵Q₂、Q₃、Q₄，t＝2,3,4；

如果r≥2，则并行滤波表示为：

Y_O＝P_O ^TH_OQ_O ^TA_O ^TX_O (13)

其中P_O表示r≥2时两并行、三并行和四并行结构DDC的后置矩阵P₂、P₃、P₄，Q_O表示r≥2时两并行、三并行和四并行结构DDC的前置矩阵Q₂、Q₃、Q₄，Y_O＝[Y_K-1 Y_K-2 … Y₀]^T。

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