CN101563783A - 具有改善的性能的存储器件以及制造这种存储器件的方法 - Google Patents
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Abstract
一种半导体衬底上的非易失存储器，包括半导体基底层、电荷存储叠层、以及控制栅；基底层包括源和漏区以及位于源和漏区之间的载流沟道区；电荷存储叠层包括第一绝缘层、电荷俘获层和第二绝缘层，第一绝缘层位于载流沟道区上，电荷俘获层位于第一绝缘层上，第二绝缘层位于电荷俘获层上；控制栅位于电荷存储叠层上方；电荷存储叠层被设置成通过电荷载流子从载流沟道区直接隧穿通过第一绝缘层而在电荷俘获层中俘获电荷，其中载流沟道区是用于p型电荷载流子的p型沟道，并且载流沟道区和/或源和漏区中的至少之一的材料处于弹性应变状态。
Description
技术领域
本发明涉及一种非易失存储器件。本发明还涉及一种制造这种非易失存储器件的方法。
背景技术
目前非易失半导体存储器的工业标准基于与浮栅上存储的电荷效应有关的器件。在写(编程动作期间，电荷存储到浮栅中。在这种非易失半导体存储器件中，存储在浮栅中的电荷基于热电子注入或富勒-诺德海姆隧穿(Fowler-Nordheim tunneling)的机制。在控制栅的控制下，具有充足能量流动的电子流经源和漏区之间的载流沟道，可以通过过载流沟道和浮栅之间的介电层，进入浮栅，成为存储的电荷。
由于与将这些浮栅按比例缩小尺寸相关的问题，期望下一代的非易失半导体存储器采用更改的电荷存储叠层，该电荷存储叠层由位于底部和顶部的绝缘层之间的电荷俘获层组成。例如，这种电荷存储叠层包括底部二氧化硅层、电荷俘获氮化硅层和顶部二氧化硅层，又名ONO叠层。
在这些具有ONO叠层的非易失半导体器件中，可以通过电子从载流沟道向氮化硅层穿过底部二氧化硅层(隧穿氧化物层)的直接隧穿机制(富勒-诺德海姆)，将电荷存储到所述氮化硅层中。由于在n沟道中的电荷的高迁移率，可获得相对较高的读取电流，这对于许多应用是足够的。
所述氮化硅层的电荷俘获性能允许隧道氧化层的厚度的缩减，这可导致较低的编程/擦除电压。
专利申请US 2004/0251490A1公开了一种SONOS(半导体氧化物-氮化氧化物半导体)存储器件，该器件基于nMOS技术(n型MOS：金属氧化物半导体)。在写动作期间，这个存储器件采用来自n型沟道的电子作载流子用于在所述氮化硅层中存储数据。
不利的是，nMOS SONOS存储器件遭受已知为擦除饱和的现象的困扰。
在中和所述氮化硅层中的电子电荷的擦除动作期间，空穴可以从所述沟道区穿过所述底部绝缘二氧化硅层隧穿至所述氮化硅层，并在所述氮化硅层中与俘获的电子复合(recombine)。因为与电子的势垒相比较空穴的势垒相对较高，所以在进行擦除动作期间所述隧穿电流较低。在这个动作期间，所述存储器件的阈值电压增大，并且因此横跨所述氮化硅层的电场也增强。同样，这也导致穿过所述ONO叠层的顶部绝缘层的更高的电场，该电场引发电子从所述控制栅通过所述顶部绝缘层隧穿至所述氮化硅层，以平衡进入所述氮化硅层的空穴。在这一点上，所述阈值电压不再变化。
然而，在这个擦除动作期间，相对巨大的电流分别流过所述底部和顶部绝缘层。这些电流可以通过产生局部缺陷(深俘获)，由此所述各个绝缘层的品质下降，局部缺陷可使得与缺陷相关的电荷被永久地俘获在电荷存储叠层中。缺陷(以及相应俘获与缺陷相关的电荷)的数量基本上随着每个擦除动作增加，并使得在所述器件的寿命期间所述阈值电压的大小逐渐增加。图1示出在现有技术的nMOS SONOS存储器件中作为编程/擦除循环PE函数的用于写(编程)的阈值电压Vp和用于擦除的阈值电压Ve。
显然，该阈值的变化对所述存储器件的读取动作具有不良的影响。因为所述阈值电压定义所述存储器件的存储状态或比特值(或是“0”或是“1”，取决于所述存储器件实际的电压低于或高于所述阈值电压)，永久俘获的与缺陷相关的电荷的变化将对所述比特值的检测有不利影响。
结果，nMOS SONOS存储器件不可能获得低于0V的阈值电压。一个有用的阈值电压窗口大约在0.5V和3V之间，具有典型的约2V的读取电压。这个读取电压值就目前许多CMOS应用的典型的电源电压较低而言相对较高。图2示出在现有技术nMOS SONOS存储器件中作为典型读取电压的栅极偏置(gate stress)时间的函数的擦除状态的阈值电压Vt。如图2所阐述，高读取电压不利地在所述存储器件的擦除状态中产生严重栅极偏置，也会导致在寿命期间阈值电压的增大。
发明内容
本发明的目的是提供具有电荷俘获层的存储器件，该器件实际上不受由擦除饱和和/或栅极偏置引起的阈值电压的增大的影响，并同时保持上述相对较高的读取电流。
本发明涉及一种半导体衬底上的非易失存储器件，包括半导体基底层、电荷存储叠层和控制栅；
基底层包括源和漏区以及位于源和漏区之间的载流沟道区；
电荷存储叠层包括第一绝缘层、电荷俘获层和第二绝缘层，第一绝缘层位于载流沟道区上，电荷俘获层位于第一绝缘层上，第二绝缘层位于电荷俘获层上；
控制栅位于电荷存储叠层上方；
电荷存储叠层被设置成通过电荷载流子穿过第一绝缘层从载流沟道区直接隧穿而在电荷俘获层中俘获电荷，其中载流沟道区是用于p型电荷载流子的p型沟道，并且载流沟道区及源和漏区中的至少之一的材料处于弹性应变状态。
有利地，通过采用应变p沟道作为载流沟道，根据本发明的存储器件具有相对于现有技术存储器件反向(reverse)的擦除动作。现在，电子可从所述p沟道隧穿至电荷存储层，与在该电荷存储层中俘获的空穴复合。虽然在擦除动作期间所述阈值电压的负值将更大，在到达平衡之前，空穴可从顶部绝缘层上的控制栅隧穿而与来自所述沟道的电子复合，这种效应会导致擦除饱和，但是实际上这不会发生，因为本发明的存储器将发生擦除饱和的阈值电压(其绝对值)典型地高得多，并且在正常操作时不会达到这个值。在p沟道中的材料晶格的应变引起所述载流子(即空穴)的迁移率增加，有利地使得本发明的存储器件的读取电流基本上与现有技术的nMOS SONOS存储器件相当。
此外，本发明涉及一种制造半导体衬底上的非易失存储器的方法，包括基底层、电荷存储叠层和控制栅；基底层包括源和漏区以及位于源和漏区之间的载流沟道区；电荷存储叠层包括第一绝缘层、电荷俘获层和第二绝缘层，第一绝缘层位于载流沟道区上，电荷俘获层位于第一绝缘层上，第二绝缘层位于电荷俘获层上；
控制栅位于电荷存储叠层上方；
电荷存储叠层被设置成通过电荷载流子从载流沟道区直接隧穿通过第一绝缘层而在电荷俘获层中俘获电荷，其中所述方法包括：
-产生用于p型电荷载流子的p型沟道作为载流沟道区，以及
-使在载流沟道区及源和漏区中至少之一的材料处于弹性应变状态。
本发明还涉及一种存储器阵列，包括至少一个上述的非易失存储器件。
此外，本发明涉及一种半导体器件，包括至少一个上述的非易失存储器件。
附图说明
为了教授本发明，下面描述本发明的器件和方法的优选实施例。本领域的技术人员可以领会：在不被背离本发明的真实精神的情况下，可以构思和简化实现本发明的替代和等效的实施例，本发明的范围仅受附加权利要求的限制。
图1示出在现有技术nMOS SONOS存储器件中作为编程/擦除循环的函数的用于写(编程)和擦除的阈值电压；
图2示出在现有技术nMOS SONOS存储器件中作为典型读取电压的栅极偏置时间的函数的擦除状态的阈值电压；
图3示出根据本发明的SONOS存储器件；
图4示出现有技术nMOS SONOS存储器件和根据本发明的SONOS存储器件的用于编程和擦除的阈值电压；
图5示出根据第一方法制造的SONOS存储器件的剖面图；
图6示出根据第二方法制造的SONOS存储器件的剖面图，以及
图7示出根据第三方法制造的SONOS存储器件的剖面图。
具体实施方式
图3示出根据本发明的SONOS存储器件1；
p型源和漏区3位于单晶n型半导体的基底层2上。在(高掺杂)p+源和漏区3之间设置第一绝缘层5。电荷俘获层6位于所述第一绝缘层5的顶部。第二绝缘层7位于所述电荷俘获层6的顶部。控制栅层8位于所述第二绝缘层7的上方。
第一绝缘层5、电荷俘获层6和第二绝缘层7形成电荷存储叠层5，6，7。
第一绝缘层5、电荷俘获层6、第二绝缘层7和控制栅层8的侧壁由绝缘间隔层9覆盖。在所述器件1操作期间，可在第一绝缘层5下方的基底层2中形成p型沟道区4。
对于基于硅作为半导体的SONOS存储器件1，在将要来临的65纳米时代，所述p沟道的沟道长度将约为100纳米。典型地，所述第一绝缘(二氧化硅)层5的厚度约1.5-3纳米，典型为2纳米。所述电荷俘获(氮化硅)层6的厚度在4-8纳米范围内，典型为6纳米。所述第二绝缘(二氧化硅)层7的厚度在4-12纳米范围内，典型为8纳米。所述控制栅(多晶硅)层8的厚度在约30-150纳米范围内，典型为100纳米。
在这种p型SONOS存储器件1中，在所述p沟道区4中的空穴承载电流。在编程期间，在所述p沟道区4中的空穴具有足够的能量可以(在所述控制栅8上的编程电压Vp的控制下)通过直接隧穿而穿过所述第一绝缘层5，进入所述电荷俘获层6，形成俘获的电荷。
在读取操作期间，向所述控制栅8施加读取电压Vr。所述俘获的电荷的数量决定在读取操作期间，是否能在源和漏区3之间检测到读取电流。取决于对所测量的读取电流的定义，在所述SONOS存储器件1中表示“0”或“1”的比特值。
在所述电荷俘获层6的擦除操作期间，在所述控制栅上的擦除电压设置为如下的数值：该数值使得来自所述沟道4的电子隧穿通过所述第一绝缘层5并在所述电荷俘获层6中与俘获的正电荷复合。
注意：在根据本发明的p型SONOS存储器件1中，虽然在擦除动作期间该阈值电压的负值将更大，并且在达到平衡之前，空穴可以从所述顶部绝缘层的控制栅隧穿而与来自所述沟道的电子复合，这种效应可导致擦除饱和，但实际上这不会发生，因为在存储器件1中的阈值电压(其绝对值)对于在所述控制栅8中产生可以隧穿通过所述第二绝缘层7的空穴而言仍太小。
图4示出现有技术nMOS SONOS存储器件和根据本发明的SONOS存储器件的用于编程和擦除的阈值电压，作为编程/擦除时间PE的函数。在现有技术nMOS SONOS存储器件中，用于擦除的阈值电压(见线41)在约0.07秒的时间表现出明确的饱和。在根据本发明的SONOS存储器件中，在用于擦除的阈值电压(见线42)中没有看到擦除饱和。
线43示出现有技术nMOS SONOS存储器件用于编程的阈值电压。线44示出根据本发明的SONOS存储器件用于编程的阈值电压。
注意：与现有技术SONOS存储器件相比较，将根据本发明的SONOS存储器件的阈值电压选择为负。
所述p型SONOS存储器件1本征地设置为防止擦除饱和。这允许采用在零电压和电源电压之间的一个读取电压，可以有利地避免将该电源电压提升至更高读取电压水平的需求。这就导致与现有技术nMOSSONOS存储器件相比，在相对较低功率的操作，以及具有较小存储器外围电路(即没有升压电路)的更为简单的存储器阵列布局。
已知对于给定的半导体材料而言，空穴的迁移率比电子低：在p型器件中，电流比在相同的半导体基底材料的n型器件中低。此外，已知空穴的迁移率取决于该半导体材料的弹性应力/应变状态。通过所述半导体材料晶格的弹性变形可以增强在该半导体中的空穴的迁移率。取决于实际的半导体材料，可以施加拉伸或是压缩的应变状态(沿所述沟道的方向)。
因此，在本发明的SONOS存储器件1中，为了增强所述空穴的迁移率和提高p沟道4中的电流，对所述p沟道材料2的晶格施加应变。
在所述沟道区的弹性应变的引入可用各种方法实现，取决于将要制造的特定非易失存储器件。
图5示出根据第一方法制造的SONOS存储器件1的剖面图。第一种制造方法包括在源和漏区3中局部引入弹性变形。这种局部应变也影响所述p沟道的晶格。在这种第一方法中，首先通过沉积单独的层形成覆盖层的叠层来限定所述电荷存储叠层5、6、7、8。然后，执行光刻步骤，将覆盖层的叠层图案化成分立的电荷存储叠层。在每个分立的叠层5、6、7、8的侧壁处形成间隔层9。然后在基底层2区中，可能在蚀刻该基底层2之后生长外延SiGe层10。通过在所述层10生长期间改变Ge的含量，调整该外延层10的顶部表面的晶格参数到达期望值。技术人员已知在外延SiGe层生长期间调整所述晶格参数。通过调整所述SiGe层10的晶格参数，改变该外延硅的晶格参数以引入弹性应变，或是压缩或是拉伸。在所述外延SiGe层10中限定所述p型源和漏区3。如本领域的技术人员所知，在源和漏区3的硅化(silicidation)之后，可以形成与源和漏区3接触的钝化层(未示出)，并可以形成控制栅8。该钝化层的厚度典型地在250-500纳米的范围内。
所述间隔层9的宽度在约30纳米至约100纳米之间。所述SiGe层10的厚度在约20纳米至约100纳米之间。
图6示出根据第二方法制造的SONOS存储器件1的剖面图。第二种制造方法包括在所述源和漏区3和p沟道区4中引入全局的弹性应变。
在衬底层12的硅表面上生长外延SiGe层13。在所述层13生长期间，再次通过改变Ge的含量调整该外延层13的顶部表面的晶格参数到达期望值。接下来在所述SiGe层13的顶部表面上生长n型外延硅的应变基底层14。通过调整所述SiGe层13的晶格参数，改变所述应变外延硅14的晶格参数以引入弹性应变，或是压缩或是拉伸。下一步，在所述应变基底层14的顶部限定所述SONOS存储器件1。通过沉积单独的层5、6、7、8以形成覆盖层的叠层来限定电荷存储叠层5、6、7和控制栅8。然后，执行光刻步骤，将覆盖层的叠层图案化成分立的电荷存储叠层。在每个分立的电荷存储叠层5、6、7和控制栅8的侧壁处形成间隔层9。然后在所述应变基底层2的区域中，与所述间隔层9相邻地限定所述源和漏区3。随后，正如本领域的技术人员所知，可以形成钝化层(未示出)，在其中可以形成源和漏区3接触(未示出)和控制栅8。
所述SiGe层13的厚度在约100纳米至约1微米之间。所述应变外延硅层14的厚度在约5纳米至约20纳米之间，典型为10纳米。
图7示出根据第三方法制造的SONOS存储器件1的剖面图。第三种制造方法包括通过使用应力引入元件(应力衬里)，在所述源和漏区3和p沟道区4中局部引入弹性应变，如下面解释的那样。
首先，形成如图3所描述的SONOS存储器件1。
然后，在随后的加工步骤中，在所述源和漏区3和包括所述电荷存储叠层5、6、7的区域上方沉积应力衬里层15。可采用已知的光刻加工技术将该应力衬里层图案化。而且，可以想到：仅在所述源和漏区3或者所述电荷存储叠层5、6、7的区域上方设置所述应力衬里层15。
所述应力衬里层15在所述SONOS存储器件1(其一部分)上施加应力，可以减小在所述p沟道区4和/或源和漏区3中的弹性应变。
在所述应力衬里层15中的应力的大小和符号是可以调整的：取决于在所述应力衬里15中的应力，在所述p沟道区4和/或源和漏区3中可以产生拉伸或是压缩的应变。
所述应力衬里层15可包括氮化硅。可以通过低压化学汽相沉积工艺(LPCVD)沉积氮化硅。已知，在所述应力衬里层15的氮化硅内的应力可通过选择适当的沉积工艺参数在例如-1.0至1.0GPa之间调整。
也可以想到：通过适当选择具有合适的与生长相关的本征应力的应力衬里材料(或多个材料)，实现所述应力衬里15的应力的调整。
所述应力衬里层15的厚度在约50-200纳米范围内。
由于有可能调整应力衬里的应力状态，第三方法可以提供为p型SONOS存储器件(通过采用第一掩模)特定调整的第一应力衬里和为n型非易失(SONOS)存储器件(通过采用第二掩模)特定调整的第二应力衬里。因此，可以实现对在同一衬底上的p型沟道和n型沟道存储器件中的电荷载流子的迁移率的特定调整。
如本领域的技术人员所知，在形成所述应力衬里层(或多个层)15之后，可以形成钝化层(未示出)，其中形成与源和漏区3和控制栅8的接触。
所述电荷存储叠层5、6、7可以包括二氧化硅或高K材料作为第一和第二绝缘层5、7。对于高K材料，可以采用例如，氧化铪HfO2、硅酸铪HfxSi1-xO2(0≤x≤I)、硅酸铪氮化物(Hafnium-silicate-nitride)HfSiON、氧化铝AI2O3和氧化锆ZrO2。所述电荷俘获层6可以是氮化硅。
在本领域已知适合于这些材料的沉积工艺以形成电荷存储叠层。
所述半导体基底层2、14可以由硅或任何其它适合的半导体材料组成。
在进一步的实施例中，所述基底层2也可以包括n掺杂锗、具有高K材料的绝缘层的第一和第二绝缘层5、7，以及氮化硅层的电荷俘获层。在这个实施例中，通过一个或更多应力衬里层，可以优选地实现所述源和漏区3和/或p沟道区4的晶格的应变。
根据本发明的SONOS存储器件1可以被集成为存储器阵列，该存储器阵列包括多个这种SONOS存储器件，或被设置为任何其它的半导体电路器件。
Claims (27)
1.一种半导体衬底上的非易失存储器件(1)，包括半导体基底层(2)、电荷存储叠层(5、6、7)和控制栅(8)；
基底层(2)包括源和漏区(3)、以及位于源和漏区(3)之间的载流沟道区(4)；
电荷存储叠层(5、6、7)包括第一绝缘层(5)、电荷俘获层(6)和第二绝缘层(7)，第一绝缘层(5)位于载流沟道区(4)上，电荷俘获层(6)位于第一绝缘层(5)上，第二绝缘层(7)位于电荷俘获层(6)上；
控制栅(8)位于电荷存储叠层(5、6、7)上方；
电荷存储叠层(5、6、7)被设置成通过电荷载流子从载流沟道区(4)直接隧穿通过第一绝缘层(5)而在电荷俘获层(6)中俘获电荷，其中
载流沟道区(4)是用于p型电荷载流子的p型沟道，以及
载流沟道区(4)以及源和漏区(3)中至少一个的材料处于弹性应变状态。
2.根据权利要求1的半导体衬底上的非易失存储器件(1)，其中所述基底层(2)包括下部SiGe层(10；13)。
3.根据权利要求2的半导体衬底上的非易失存储器件(1)，其中所述基底层(2)包括上部Si层(14)。
4.根据权利要求2的半导体衬底上的非易失存储器件(1)，其中所述源和漏区(3)位于下部SiGe层(10)中。
5.根据权利要求3的半导体衬底上的非易失存储器件(3)，其中所述源和漏区位于上部Si层(14)中。
6.根据权利要求1的半导体衬底上的非易失存储器件(1)，其中所述第一绝缘层(5)的材料包括二氧化硅和高K材料之一。
7.根据权利要求1的半导体衬底上的非易失存储器件(1)，其中所述第二绝缘层(7)的材料包括二氧化硅和高K材料之一。
8.根据权利要求1的半导体衬底上的非易失存储器件(1)，其中所述电荷俘获层(6)的材料包括氮化硅。
9.根据权利要求1的半导体衬底上的非易失存储器件(1)，其中所述基底层(2)由Si或Ge组成。
10.根据权利要求1或7的半导体衬底上的非易失存储器件(1)，其中所述非易失存储器件(1)包括应力衬里层(15)，该应力衬里层(15)位于所述源和漏区(3)以及控制栅(8)中至少一个的顶部上。
11.根据权利要求10的半导体衬底上的非易失存储器件(1)，其中所述应力衬里层(15)是氮化硅层，其应力状态可在沉积期间调整。
12.根据权利要求9的半导体衬底上的非易失存储器件(1)，其中所述第一绝缘层(5)包括高K材料。
13.根据前述权利要求中任一项的半导体衬底上的非易失存储器(1)，其中高K材料包括氧化铪、硅酸铪、硅酸铪氮化物、氧化铝和氧化锆中之一。
14.根据前述权利要求中任一项的半导体衬底上的非易失存储器件(1)，其中在使用时，读取电压位于零电压和电源电压水平之间。
15.一种存储器阵列，包括根据权利要求前述权利要求任一项的至少一个非易失存储器件(1)。
16.一种半导体器件，包括至少一个根据前述权利要求1-15中任一项的非易失存储器件(1)。
17.一种制造半导体衬底上的非易失存储器件(1)的方法，该非易失存储器件(1)包括基底层(2)、电荷存储叠层(5、6、7)、以及控制栅(8)；基底层(2)包括源和漏区(3)以及位于源和漏区(3)之间的载流沟道区(4)；电荷存储叠层(5、6、7)包括第一绝缘层(5)、电荷俘获层(6)、以及第二绝缘层(7)，第一绝缘层(5)位于载流沟道区(4)上，电荷俘获层(6)位于第一绝缘层(5)上，以及第二绝缘层(7)位于电荷俘获层(6)上；
控制栅(8)位于电荷存储叠层(5、6、7)上方；
电荷存储叠层(5、6、7)被设置成通过电荷载流子从载流沟道区(4)直接隧穿通过第一绝缘层(5)而在电荷俘获层(6)中俘获电荷，其中所述方法包括：
产生p型电荷载流子的p型沟道作为载流沟道区(4)，以及
在载流沟道区(4)以及源和漏区(3)中至少一个的材料中产生弹性应变状态。
18.根据权利要求17的方法，其中在载流沟道区(4)以及源和漏区(3)中至少一个的材料中产生弹性应变状态包括通过外延生长工艺来生长下部SiGe层(10；13)。
19.根据权利要求17的方法，其中在载流沟道区(4)以及源和漏区(3)中至少一个的材料中产生弹性应变状态包括通过外延生长工艺来生长下部SiGe层(10；13)和上部Si层(14)。
20.根据权利要求18或19的方法，其中在源和漏区(3)中局部生长下部SiGe层(10)，或者下部SiGe层(10)和上部Si层(14)。
21.根据权利要求18或19的方法，其中在源和漏区(3)以及p型沟道区(4)中全局地生长下部SiGe层(13)，或者下部SiGe层(13)和上部Si层(14)。
22.根据权利要求17的方法，其中在载流沟道区(4)以及源和漏区(3)中至少一个的材料中产生弹性应变状态包括生长应力衬里层(15)。
23.根据权利要求22的方法，其中沉积应力衬里层(15)使得应力衬里层(15)实质上位于源和漏区(3)以及电荷存储叠层(5、6、7)的上方。
24.根据权利要求22-23中任一项的方法，其中所述应力衬里层包括氮化硅层。
25.根据权利要求22-24中任一项的方法，其中所述应力衬里层(15)的应力状态可通过用于沉积应力衬里层(15)的沉积工艺的参数来控制。
26.根据权利要求22-25中任一项的方法，其中通过使用第一掩模选择性地沉积应力衬里层(15)，作为为p型非易失存储器件特定调整的第一应力衬里。
27.根据权利要求26的方法，其中通过使用第二掩模进一步选择性地沉积应力衬里层(15)，作为为n型非易失存储器件特定调整的第二应力衬里。
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