CN101563730A - 三步sonos编程 - Google Patents

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CN101563730A CNA2007800359667A CN200780035966A CN101563730A CN 101563730 A CN101563730 A CN 101563730A CN A2007800359667 A CNA2007800359667 A CN A2007800359667A CN 200780035966 A CN200780035966 A CN 200780035966A CN 101563730 A CN101563730 A CN 101563730A
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Abstract

一种在对存储器阵列应用编程电压进行包括三步工艺体编程的写操作，体擦除存储器阵列以及选择性的抑制存储器阵列的一个或多个存储器单元等时消除非易失性电荷俘获存储器件阵列过擦除的方法。

Description

三步SONOS编程
文献参考
本申请案主张2007年5月25日申请的美国临时专利申请案第60/931,700号的权利，该案的全文以引用的方式并入本文中。
技术领域
本发明主要涉及非易失性电荷俘获半导体存储器件，尤其涉及可编程SONOS型存储单元。
背景技术
SONOS(硅化物-氧化物-氮化物-氧化物-硅化物)是非易失性电荷俘获半导体存储技术，比传统的浮栅闪存存储在包括免除单点失效和低压编程上有多个优点。与将电荷存储在传导栅的浮栅器件相比，SONOS器件在介质层俘获电荷。SONOS晶体管利用量子机械效应即改良的福勒-诺德海姆隧道效应进行编程和擦除。SONOS晶体管是一个在传统的控制栅和晶体管的衬底或者体区的沟道之间附件了介质层的缘栅场效应晶体管(IGFET)。该介质层包括一个沟道上的薄型隧穿层，一个隧穿层上的电荷俘获层和一个在电荷俘获层和控制栅之间的阻挡层。SONOS晶体管可以通过CMOS(互补金属氧化物半导体)制造方法制造成P型或N型IGFET。
SONOS晶体管通过提供有适当极性和大小的电压来进行编程和擦除，并且保存在控制栅和衬底之间。栅到衬底的正向电压会导致电子从沟道隧穿至俘获电荷介质层，栅到沟道的负电压会导致空穴从沟道隧穿至俘获电荷介质层。在一个实例中，晶体管阈值电压升高，而在另一个实例中，晶体管阈值电压降低。阈值电压是在源端和漏端提供电压时导致晶体管有传导电流的栅-源电压。对于给定数量的俘获电荷，阈值电压的方向取决于该晶体管是N型还是P型FET。如果没有任何干扰，存储在俘获层的电荷有很低的泄漏率。最终，阈值电压衰减至器件的本征阈值电压(无电荷的)，但通常晶体管的状态(导通或截止)能在多年内被读取并且可靠。当编程阈值电压和擦除阈值电压的差低于规定的最低值(如0.5伏特)时，通常定义数据报废。
图1阐明了一个N型SONOS晶体管的阈值电压变化VT作为一个编程电压+10v擦除电压-10v的时间函数。在大约10毫秒之后，编程阈值电压大于+1v而擦除阈值电压低于-1v。在编程或擦除操作完成后，通过设置栅源电压为零、在源端和漏端提供小电压并让传感电流流经晶体管，可以读取晶体管状态。在编程状态下，当栅源电压低于编程阈值电压VTP时，N型SONOS晶体管截止。在擦除状态下，当栅源电压高于擦除阈值电压VTE时，N型SONOS晶体管导通。按照惯例，导通状态时逻辑为“0”而截止状态下逻辑为“1”，但是此选择可随意。
如图1所示，如果擦除脉宽持续时间超过给定时间T1(如图1例子所示接近10毫秒)，则擦除阈值电压饱和。这种状况的原因是从衬底向存储层的空子注入电流和从栅进入存储层的注入的电子电流的返回流相同，导致没有净电荷的增加或减少。在这种状况下，正电荷的局部电场可能诱导热电子返流(例如，从栅侧)，这可能损害存储介质层。损害导致存储介质层的俘获点，这会增加电荷泄漏(通过缺陷辅助穿隧)，并降低了数据保留。图1B显示了数据保持的过消除效果。
过度擦除状态可以通过在常规操作SONOS存储系统时积累短擦除脉冲达到。图2A说明了在一行SONOS存储器阵列中的两个存储单元A和B，以及它们的相关控制线。每个单元包含一个SONOS存储晶体管，和一个在单元被读取时应用的选择晶体管。所有的晶体管共享一个共衬底连接(SUB)。SONOS晶体管栅极(GA，GB)连接到SONOS字线(SWL)。单元A的SONOS晶体管的源极连接到源线(SL0)，单元B的SONOS晶体管的源极连接到另一个源线(SL1)。按照惯例，在SONOS阵列一行上的写操作分两步或者循环实施，其中体擦除(BE)操作应用在该行所有单元上，随后根据被写的数据对单个单元进行编程或抑制操作。如图2B所示，SONOS N型器件的体擦除通过在SWL加载负脉冲电压VPN和SL0和SL1上加载正脉冲电压VPP以及SUB共衬底连接来完成。这样有在一行上的每个单元写入“0”的效果。接下来的一步是将栅和衬底上的正电压和负电压反过来，如图2C所示。要写入“1”的那些单元的源极结点也反过来，使得已使这些单元暴露在编程脉冲的全电压下。要写入“0”的单元通过在他们的源线结点上加载正抑制电压VINH来抑制编程，(因为他们已经借助体擦除达到了“0”状态)。抑制电压在加载编程脉冲的时候减少了穿过隧穿层的电场，减少了隧穿至电荷俘获层的电子。图2C阐明了在单元A和抑制单元B写入“1”时的电压情况。
此传统的2步写操作在多步连续写操作时写入“0”的单元中引起过擦除状况，如图3A-3D所示。图3A-3D描述了单元A写入“1”和单元B写入“0”处三个连续写操作的控制波形。图3D描述了单元B中SONOS晶体管的阈值电压VTB。从t0到t1，VTB从编程或擦除的先前状态转换为擦除状态。从t2到t3，单元被抑制而阈值电压只是轻微的增加。从t5到t6，单元被擦除而VTB进一步降低。从t7到t8，单元再被抑制，阈值电压轻微增加。从t9到t10，单元被再被擦除并进入饱和区。可以看出一连串的体擦除和写“0”操作都可以被无限重复，而这将导致单元损坏。
附图说明
下面结合附图和实施例对本发明作进一步详细的说明：
本文所示附图仅作举例说明，并不局限于此。
图1A为一个过擦除SONOS存储器；
图1B图示了过擦除SONOS存储器的数据保存的损失；
图2A为一个SONOS存储器阵列；
图2B图示了SONOS存储器阵列的体擦除；
图2C图示了SONOS存储器阵列的写操作；
图3A-3C图示了SONOS存储器阵列的传统2步编程控制波形；
图3D图示了传统2步SONOS存储器阵列的过擦除阈值电压；
图4图示了一个实施例中的一个SONOS型半导体器件；
图5图示了一个实施例中的一个SONOS型半导体器件阵列的体编程；
图6A-C图示了一个实施例中的3步编程控制电压波形；
图6D图示了一个实施例中的3步编程的阈值电压变化；
图7图示了一个实施例中的3步编程方法流程图；
图8图示了一个实例中存储器阵列的数据保持图；以及
图9图示了实行本发明的处理系统的结构图。
具体实施方式
在此详述消除SONOS型存储器过擦除的装置和方法。在接下来的描述中，将详细的解释大量的特定细节，如原件、器件和方法等，以使充分全面的理解本发明实施例。显然本领域熟练技术人员不需要详细细节也能实施本实施例。在其他情况下，熟知的材料和方法也没有详细描述以免对本文产生不必要的晦解。
本发明的实施例在此使用SONOS存储器作为非易失性电荷俘获存储器的例子以方便描述。然而，本文的实施并不局限于此，可能包括其他任何类型的非易失性电荷俘获器件。
在一个实例中，消除SONOS型存储器过擦除的方法包括对存储阵列中的大量存储单元体编程，在对大量存储单元提供编程电压时体擦除大量存储单元并选择性的抑制大量存储单元中的一个或多个存储单元。
在一个实施例中，防止包含行和列的存储阵列过擦除的方法包括：选择存储单元的一行进行写操作，该行包括一个位于第一列的存储单元，阻止其编程，和一个位于第二列的目标存储单元，用来编程；在目标存储单元和将被抑制的存储单元共享的字线上加以第一初始编程电压；在字线上加载一个擦除电压；以及在连接到将被抑制的存储单元的第一位线加载抑制电压，在字线上提供第二编程电压。
图4图示了非易失性电荷俘获半导体器件100的一个实施例。半导体器件100包括形成在衬底102上的栅堆垛104。存储器100进一步包括衬底102上栅堆垛104两边的源漏极区域110，定义了衬底102中位于栅堆垛104下的沟道区域112。栅堆垛104包括隧穿介质层104A，电荷俘获层104B，顶端介质层104C和栅层104D。栅层104D和衬底102通过插入的介质层电隔离。
半导体器件100可以是任何电荷俘获层存储器件。根据本发明的一个实施例，半导体器件100是一个SONOS器件，其中电荷俘获层是一个包含传统电荷俘获点的绝缘介质层。按照惯例，SONOS的全称为“半导体-氧化物-氮化物-氧化物-半导体”，其中第一个“半导体”是指栅层，第一个“氧化物”是指顶端介质层(如阻挡截至层)，“氮化物”是指电荷俘获介质层，第二个“氧化物”是指隧穿介质层，第二个“半导体”是指沟道区域材料。然而，一个SONOS型器件，并不局限与上述材料，如下所示。
衬底102，在此，沟道区域112，可能由适用于半导体器件制造的任何材料组成。在一个实施例中，衬底402是体衬底，它是一种单晶材料，可以包括，但不局限于硅，锗，硅锗或III-V族化合物半导体材料。在另一个实例，衬底102包括一个含顶端外延层的体衬层。在一个特定实例，体衬层可以是单晶材料，可以包括，但不局限于硅，锗，硅锗的III-V族化合物半导体材料和石英，而顶端外延层组成的单晶材料可以包括，但不局限于，硅，锗，硅锗和III-V族化合物半导体材料。在另一个实例，衬底102为低端体衬层上的中间隔离层上面的顶端外延层。该顶端外延层组成的单晶材料可以包括，但不局限于硅(如形成绝缘硅(SOI)半导体衬底)，锗，硅锗和III-V族化合物半导体材料。隔离层由下列材料组成，但不局限于，二氧化硅，氮化硅和氮氧化硅。低端体衬层由单晶材料组成，可以包括但不局限于硅，锗，硅锗的III-V族化合物半导体材料和石英。衬底102，沟道112，可以包括掺杂杂质原子。在一个特定实例中，沟道112是P型掺杂，而可选择的实施例中，沟道区域112是N型掺杂。
衬底102中的源漏区域110可以是与沟道区域112有相反导电性的任何区域。例如，根据本发明的一个实施例，源漏区域110是N型掺杂而沟道区域112是P型掺杂。在一个实例中，衬底102，在此，沟道112，由掺硼的单晶硅组成，硼浓度范围为1×1015-1×1019atoms/cm3。源漏区域110可以是磷掺杂区域或砷掺区域，N型掺杂浓度范围为5×1016-5×1019atoms/cm3。在一个特定实例，源漏区域110在衬底102的深度为80-200nm。根据本发明的一个对应的实施例，源漏区域110是P型掺杂区域而沟道区域112是N型掺杂区域。
隧穿介质层104A可以是厚度合适的任何材料，在器件没有偏压时应用栅偏压作为防泄漏屏障的情况下，可以使电荷载体隧穿到电荷俘获层。在一个实例中，隧穿介质层104A可以是由热氧化工艺形成的二氧化硅或者硅氧氮化物组成。在另一个实例中，隧穿介质层104A由高介电常数(高K)材料通过化学气相沉积或原子层沉淀形成，可以包括但不局限于氧化铪，氧化锆，铪硅酸盐，氮氧化铪，氧铪化锆和氧化镧。在一个特定实例，隧穿介质层104A厚度范围为1-10nm。在一个特别的例子，隧穿介质层104A厚度为2nm。
电荷俘获层104B可以由任何材料组成，只要厚度适合存储电荷以及，提升栅堆垛104的阈值电压。在一个实例中，电荷俘获层104B通过化学气相沉积工艺形成的由介质材料，可以包括但不局限于，计量氮化硅，富硅氮化硅，和氮氧化硅。在一个实例中，电荷俘获层104B的总厚度为5-10nm。
顶端介质层104C可以由任何材料组成，其厚度在提供栅偏压时适合保持电荷泄漏屏障和隧道效应。在一个实例中，顶端介质层104C通过化学气相沉积工艺形成，由二氧化硅或者氮氧化硅组成。在另一个实例中，顶端介质层404C通过原子层沉积由高介电常数介质层组成，可以包括但不局限于，氧化铪，氧化锆，铪硅酸盐，氧氮化铪，氧锆化铪和氧化镧。在一个特定实例，顶端介质层404C厚度范围为1-20nm。
栅层104D可以是在操作SONOS型晶体管时适合于提供偏压的任何导体或半导体材料。根据本发明的一个实施例，栅层104D通过化学气相沉积工艺由多晶硅掺杂形成。在另一个实例，栅层404D通过物理气相沉积工艺由包含金属的材料组成，可能包括但不局限于，金属氮化物，金属碳化物，金属硅化物，铪，锆，钛，钽，铝，钌，钯，铂，钴和镍。
本发明的一个实施例包括一个写入SONOS存储器的三步写过程。第一步是体编程(BP)操作，其实每个单元编为状态“1”。第二步是体擦除(BE)操作，其中每个单元编为状态“0”。第三步是一个写操作，其中每个单元根据源线的状态分别进行编程或者被抑制。如图5所示，负脉冲电压VPN加载在共衬连接点SUB和SL0以及SL1上。正脉冲电压VPP is加载在SONOS字线SWL的上。
在一个实施例中，单元A和单元B中的SONOS型晶体管可以是N型SONOS型单元，VPN可能接近-4v，VPP可能接近+6v。在另一个实施例中，单元A和单元B中的SONOS型晶体管可能是P型SONOS型单元，VPN可能接近+4v，VPP可能接近-6v。图6A-C图示了一个实施例中三步控制电压波形。图6图示了SWL和SUB的电压波形。图6B图示了源线SL0的电压波形，图6C图示了源线SL1的电压波形。图6D图示了连续的三步写操作中单元B写入“0”时单元B中SONOS晶体管的阈值电压(VTB)。从t0到t1(第一步)，体编程操作对单元B中先前位编程状态的或擦除状态的SONOS晶体管进行编程。从t2到t3(第二步)，体擦除操作将阈值电压转到擦除状态。从t4到t5(第三步)，单元B的SONOS晶体管被抑制编程，其阈值电压轻微增大。
在接下来的写步骤中，从t6到t11，重复先前的步骤。从t6到t7(第一步)，体编程操作将单元B的先前擦除状态下的SONOS晶体管进行编程。从t8到t9(第二步)，体擦除操作将阈值电压转到擦除状态。从t10到t11(第三步)，单元B的SONOS晶体管被抑制编程，其阈值电压轻微增大。
可以看到，这个顺序可以无限重复，且仅仅在一个擦除步骤暴露单元B，而没有介入其他编程步骤。因此，单元B的SONOS晶体管永远不会被过擦除。晶体管的数据保持性在一百万次2步写“0”编程后和一百万次3次写“0”编程相比，3步编程的数据保持优越性在图7中得到展现。如图7所示，当编程阈值电压和擦除阈值电压同样的生命周期，使用3步方法(701)的EOL比传统的2步方法(702)的EOL提高了不止一个数量级。图8是一个有多个SONOS型存储单元的SONOS型存储阵列消除过擦除的3步编程方法的流程图。在操作701中，多个存储单元被体编程。在操作702中，多个存储单元被体擦除。以及在操作703中，一个或多个多个存储单元在向多个存储单元加载编程电压时被选择性的抑制编程。
图9根据本文实施例，是一个包括SONOS型存储器900的处理系统900的结构图。在图9中，SONOS型存储器900包括SONOS型存储器阵列901，其可以是上述的行和列组成的SONOS型存储单元。在一个实施例，存储器阵列901由2m+k列和2n-k行存储单元组成，其中K是位中数据字的长度。存储器阵列901可以通过2n-k字线(如SONOS字线SWL)902A连接到一个行解码器和控制器902。存储器阵列901可能通过2m+k源线(如源线SL0和SL1)903A连接到一个行解码器和控制器902。行和列的解码器为业内熟知的，因而不在此做详细描述。存储器阵列901也可能连接到业内熟知的用来读取存储器阵列901的k位字长的多个感测放大器904。存储器900可以还包括命令和控制电路905，如业内所知，控制行解码器和控制器902、列解码器和控制器903和感测放大器904，以及从感测放大器904接收读取数据。
存储器900可能通过地址总线907，数据总线908和控制总线909，以传统方式连接到处理器906。处理器906可能是任何类型的通用或特殊用途的处理器件，例如。
虽然本文在此详述了几个特定实例作为参考，但是可以证明的是在不违背本文申明中所详细解释的更广的精神和范围的前提下，可能会有一些修正和变化。相应的，详细说明和图表更多的作为解说材料而非限制。

Claims (20)

1.一种三步SONOS编程方法，其特征在于，包含以下步骤：
体编程存储器阵列中的多个存储单元；
体擦除多个存储单元；以及
当在多个存储单元加载编程电压时选择性地抑制多个存储单元中的一个或多个存储单元。
2.根据权利要求1所述的三步SONOS编程方法，其特征在于，多个存储单元包括多个非易失性电荷俘获存储器件。
3.根据权利要求2所述的三步SONOS编程方法，其特征在于，多个非易失性电荷俘获存储器包括多个SONOS型器件。
4.根据权利要求1所述的三步SONOS编程方法，其特征在于，每个多个存储单元包括一个连接选择晶体管的SONOS型器件。
5.根据权利要求3所述的三步SONOS编程方法，其特征在于，每个多个SONOS型器件包括一个N型SONOS器件和P型SONOS器件。
6.一种防止包含行和列存储单元的存储阵列过擦除方法，其特征在于，包含：
选择多个存储单元的一行进行写操作，该行包括一个存储单元，在第一列，被抑制编程，以及一个目标存储单元，在第二列，用来编程；
在目标存储单元和被抑制的存储单元共享的字线上加载第一次编程电压；
在字线上加载擦除电压；以及
加载抑制电压在第一位线，此第一位线连接字线加载第二编程电压时被抑制的单元。
7.根据权利要求6所述的防止包含行和列存储单元的存储阵列过擦除方法，其特征在于，第一列包括第一位线和连接被抑制存储单元的第一源线，第二列包括第二位线和连接目标单元的第二源线。
8.根据权利要求7所述的防止包含行和列存储单元的存储阵列过擦除方法，其特征在于，被抑制的存储单元包括电荷俘获存储晶体管和场效应选择晶体管，存储器晶体管有连接到第一位线的漏极，一个连接到字线的控制栅，源极连接到选择性晶体管的漏极，体硅接参考电压，选择的晶体管的控制栅连接到选择线，源极连接到第一源线。
9.根据权利要求7所述的防止包含行和列存储单元的存储阵列过擦除方法，其特征在于，目标存储单元包括一个电荷俘获存储晶体管，场效应选择晶体管，存储器晶体管漏极连接到第二位线，控制栅连接到字线，源极连接到选择性晶体管的漏极，体硅接到参考电压，选择的晶体管的控制栅连接到选择线，源极连接到第二源线。
10.根据权利要求8所述的防止包含行和列存储单元的存储阵列过擦除方法，其特征在于，存储器晶体管包括一个N型SONOS型晶体管，相对于参考电压，其中编程电压为+10v，擦除电压为-10v，抑制电压为+6v。
11.根据权利要求8所述的防止包含行和列存储单元的存储阵列过擦除方法，其特征在于，存储器晶体管包括一个P型SONOS型晶体管，相对于参考电压，其中编程电压为-10v，擦除电压为+10v，抑制电压为-6v。
12.一种存储器件，其特征在于，包括：
包括行和列排列的存储单元的存储器阵列；
连接存储器阵列的存储器控制器包括：
行控制器设置为选择存储器阵列的一行进行写操作，其中行包括在第一列被抑制编程的存储单元，以及在第二列中被编程目标存储单元，其中行控制器被设置为：
在目标存储单元和被抑制的存储单元共享的字线上加载第一次编程电压；以及
在字线上加载擦除电压；以及
列控制器设置为对被抑制的存储单元加载抑制电压，其中行控制器进一步设置为在字线上加载第二次编程电压。
13.根据权利要求12所述的存储器件，其特征在于，第一列包括第一位线和接到被抑制存储单元的第一源线，第二列包括第二位线和接到目标单元的第二源线。
14.根据权利要求13所述的存储器件，其特征在于，被抑制的存储单元包括电荷俘获存储器晶体管和场效应选择性晶体管，存储器晶体管漏极接第一位线，控制栅接字线，源极接选择性晶体管漏极，体硅接参考电压，选择性晶体管控制栅接选择线，源极接第一源线。
15.根据权利要求13所述的存储器件，其特征在于，目标存储单元包括电荷俘获存储器晶体管和场效应选择性晶体管，存储器晶体管漏极接第二位线，控制栅接字线，源极接选择性晶体管漏极，体硅接参考电压，选择性晶体管控制栅接选择线，源极接第二源线。
16.根据权利要求14所述的存储器件，其特征在于，存储器晶体管包括一个N型SONOS型晶体管，相对于参考电压，其中编程电压为+10v，擦除电压为10v，抑制电压为+6v。
17.根据权利要求14所述的存储器件，其特征在于，存储器晶体管包括一个P型SONOS型晶体管，相对于参考电压，其中编程电压为-10v，擦除电压为+10v，抑制电压为-6v。
18.一种装置，其特征在于，包括：
控制存储器阵列方法；以及
防止写操作过程存储器阵列中存储单元过擦除的方法。
19.根据权利要求18的一种装置，其特征在于，防止过擦除的方法，包括限制一系列擦除操作达到最大量。
20.根据权利要求18的一种装置，其特征在于，防止过擦除的方法包含：
体编程存储器阵列中多个选择的存储单元的方法；
体擦除多个选择的存储单元的方法；以及
选择性抑制加载编程电压时存储器单元中一个或多个存储器单元的方法。
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