CN101552216A - 电子装置及其制造方法 - Google Patents

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Abstract

本发明涉及一种制造电子装置的方法，该方法包括将第一芯片布置在载体上；在第一芯片和载体上敷绝缘层；向绝缘层敷金属离子溶液以制作具有第一厚度的第一金属层；以及在绝缘层上制作具有第二厚度的第二金属层，其中第一金属层和第二金属层中的至少一个的至少一部分与对应的另一个金属层横向间隔开。

Description

电子装置及其制造方法
技术领域
本发明涉及一种半导体装置和制造半导体装置的方法。
背景技术
随着半导体装置中功能集成水平的提高，半导体输入/输出通道的数目持续增加。同时，高频应用需要缩短信号通道长度、提高散热性能、降低内部欧姆电阻、增强鲁棒性、以及降低制造成本。这给半导体装置中的硅芯片的封装方式带来重大的挑战。
发明内容
因此，本发明提供一种制造电子装置的方法，该方法包括：将第一芯片布置在载体上；在第一芯片和载体上敷绝缘层；向绝缘层敷金属离子溶液以制作具有第一厚度的第一金属层；以及在绝缘层上制作具有第二厚度的第二金属层，其中，第一金属层和第二金属层中的至少一个的至少一部分与对应的另一个金属层横向间隔开。
附图说明
附图提供对本发明的进一步的理解，并构成本说明书的一部分。图中描述了本发明的各种实施例，其与文字一起解释了本发明的原理。本发明的其它实施例和许多期望的优点将会很容易被了解，因为通过参考下面的详细描述将使它们变得更加容易理解。附图中各元件彼此不必成比例。相似的附图标记代表对应相似的部件。
图1A-1D示意性地公开了制造电子装置的方法的第一个实施例。
图2A和2B示意性地公开了按照图1A-1D中的方法制造出来的半导体装置的横截面图。
图3A-3F示意性地公开了制造电子装置的方法的又一个实施例，其使用激光制作第一结构和第二结构。
图4A-4F示意性地公开了制造电子装置的方法的又一个实施例，其使用导电液制作第一结构和第二结构。
图5A-5E示意性地公开了制造电子装置的方法的又一个实施例，其在制作第二金属层之前，将第一金属层掩膜。
图6A-6E示意性地公开了制造电子装置的方法的又一个实施例，其中第一金属层为连接到第一芯片(如功率芯片)上的厚金属层，第二金属层为连接到第二芯片(如逻辑芯片)上的薄金属层。
图7A示意性地公开了一种电子装置，其具有连接到两个功率芯片上的具有第一厚度(厚)的第一金属层和连接到逻辑芯片上的具有第二厚度(薄)的第二金属层。
图7B-7E示意性地公开了制造图7A所公开的电子装置的制造方法。
图8A-8C示意性地公开了制造电子装置的方法的又一个实施例，其中载体为铜片。
图9A-9D示意性地公开了制造电子装置的方法的又一个实施例，其中载体为带或箔片。
具体实施方式
尽管图中显示的和本文所描述的都是具体的实施例，但是本领域技术人员仍可以意识到在不脱离本发明范围的情况下有各种可选择的和/或等同的手段可以替代这些具体的实施例。总地讲，本申请意图包括本文所讨论的具体实施例的任何改变或变形。因此，意图使本发明仅受到权利要求及其等同物的限制。
图1A-1D通过处于不同制造步骤的被处理电子装置的顶视图公开了制造电子装置的方法的一个实施例。图1A公开了载体2和布置在该载体上的第一芯片6。载体2可为任何适于承载芯片的类型。例如，载体2可为芯片附着在其上(例如通过胶粘、或焊接)的盘或结构。载体2也可用导电材料(例如，铜金属)制成，也可用电绝缘材料(例如陶瓷或塑料)制成，也可用导电层与绝缘层相交替的层压材料制成，也可用箔片或带制成等等。此外，载体2的形状可为盘、带、引线框条、晶圆等等。另外，载体2可由单个载体的阵列组成，每个载体上均布置一个或几个芯片。在这种情况下，可以并行地对每个芯片实施制造电子装置的方法(批量模式)。下面将更加详细地介绍具有不同载体类型的电子装置的不同实施例。
芯片6可为任何类型的半导体芯片。该芯片可以包括例如集成电路、传感器元件(如压力传感器、加速度传感器、气体传感器)，光电元件(如光电二极管)、光学有源元件(如激光)等等。如下面所示的，实施例可以包括半导体芯片，这些半导体芯片具有用来转换高电流和/或高电压的功率晶体管。例如，芯片6可包括一个或几个绝缘栅双极晶体管(IGBT)，每个绝缘栅双极晶体管都具有位于芯片一面上的源极和位于芯片的相对面上的漏极。这样的芯片可以控制10A或以上的电流，并能承受高达1000V或以上的电压。
根据应用需要，芯片6在载体2上的布置方式可以包括将芯片胶粘到载体上、将芯片焊接到载体上、或者将芯片烧结到载体上。例如，如果芯片6包括控制从芯片的第一面到相对面的大电流的功率晶体管，可将该芯片焊接在该载体上以便在载体2和芯片6之间提供低欧姆电阻。
图1B示出了图1A的电子装置，在该电子装置的第一芯片6和载体2上已经敷了绝缘层8。从图中可以看出，绝缘层8覆盖了载体2的部分区域、芯片6以及芯片6的边缘。为了说明目的，位于载体2之上并位于绝缘层8之下的芯片6的位置以虚线示出。绝缘层8可为由无机材料(例如氧化硅、氮化硅、非晶Si-O-H碳，)制成的层、由陶瓷化合物(如碳化硅)制成的层，或由氮化铝制成的层。替代地，绝缘层还可由有机材料(例如像聚酰亚胺、环氧树脂、丙烯酸脂、聚对二甲苯、苯并环丁烯(BCB)一类的聚合物)制成，后面将会对此进行更加详细地解释。根据绝缘材料的种类，绝缘层8可用传统方法来敷，例如通过针滴涂(needle dispensing)、旋镀(spin on coating)或浸镀(dip coating)、或印刷的方式用液相来敷。印刷可包括已知的漏板印刷(stencilprint)、网印或喷墨印刷技术。替代地，绝缘层8可经由溅射、喷涂或如化学气相淀积(CVD)、物理气相淀积(PVD)的等离子气相淀积方式从气相中沉积出。
在下面将会进行更加详细解释的一个实施例中，绝缘层8由聚合物制成，该聚合物包含金属颗粒或金属配合物，一旦该聚合物经过电磁辐射照射，这些金属颗粒或金属配合物就会暴露在该层的表面上。
可以根据芯片6上的结构的应用和复杂程度选择绝缘层8的厚度。总地讲，该厚度不应低于给定的最小值以确保绝缘层8在模块运行时能承受所使用的电压。该最小厚度也取决于绝缘层8所用的材料。例如，如果绝缘层8由无机材料制成，该最小厚度一般来说应大于1微米；如果绝缘层8由有机材料制成，该最小厚度应大于5微米。此外，如果芯片6具有几个间隔距离小于100微米的接触元件，芯片6上的绝缘层8具有相似或更小的厚度对于从上面通过绝缘层8中的开口10b、10d可靠地接触这些接触元件是有帮助的。另一方面，如果应用涉及高电压，或者如果芯片6上仅包括一个具有两个或三个接触元件的晶体管，则绝缘层8的厚度可为1微米或更大而不会危害从上面通过绝缘层8的可靠的电子存取。请注意，绝缘层8可在芯片、载体和芯片边缘上共形地扩展，或者将绝缘层8平坦化以便为将在绝缘层8上制作的金属层提供平坦的表面。
在图1B的实施例中，绝缘层8包括一个用于从上面接触载体2的大开口10a、一个用于从上面接触芯片6的大开口10b、一个用于从上面接触载体2的小开口10c、和一个用于从上面接触芯片6的小开口10d。开口的尺寸可以根据芯片或载体的接触元件的尺寸和流过相应开口的期望电流进行选择。可用各种已知方法制作开口10a、10b、10c、10d，例如通过激光辐射、通过将绝缘层8选择性地蚀刻成掩膜等等。
图1C公开了图1B中的电子装置，该电子装置的绝缘层8上已经敷了制作第一金属层14的金属离子溶液。在这种情况下，被敷的金属离子溶液使得第一金属层14形成自载体2上的大开口10a延伸到芯片6上的大开口10b的条。这样，第一金属层14使芯片6和载体2电连接。请注意，与后面将制作的第二金属层18的最小结构宽度相比，第一金属层14具有大的结构宽度。该大的结构宽度是用来在芯片6和载体2之间形成低电阻连接。例如，对于芯片6包括用于转换大电流的功率晶体管的应用场合，低电阻连接可能是有益处的。在这种情况下，该大的结构宽度确保转换大电流所引起的电压降很小。
在绝缘层8上敷金属离子溶液的方法可有多种。在一个实施例中，通过例如用喷墨机(ink-jetting dispenser)将金属离子溶液选择性地沉积在绝缘层8的期望区域上来敷金属离子溶液。在这种情况下，在使金属离子溶液干了以后，在敷金属离子溶液的区域就形成了第一导电金属层14.
在图1C所示的实施例中，制作第一金属层14是先在绝缘层8上制作第一结构12(虚线)，再在绝缘层8上敷金属离子溶液。由于第一结构12能选择性地与金属离子溶液相互作用，因此金属离子溶液能选择性地留在第一结构12的区域中以形成第一结构12。使用该结构12就不需对绝缘层8选择性敷金属离子溶液。更确切地讲，通过结构12，将绝缘层8浸入金属溶液中就足以获得期望结构的第一金属层14。
在一个实施例中，将第一结构12制成种层，用于生长将芯片2电连接到载体2上的第一金属层14。该种层结构12可用多种方法制作，其取决于绝缘层8的材料和要求的结构尺寸。例如，如果绝缘层8由金属颗粒的聚合物制成，通过使用激光束照射绝缘层8直到足够多的金属颗粒沿绝缘层8的被照射位置暴露出来以形成该种层的方式可以制作种层结构12。在另一个实施例中，种层结构12的制作可以通过对绝缘层8选择性地敷导电液进行，该导电液干了以后就形成种层结构。在又一个实施例中，可通过在绝缘层8上敷导电层，随后使用例如激光烧蚀或光刻工艺选择性地移除该导电层的一些区域来制作种层结构12。敷导电层的技术包括针滴涂、旋镀或浸镀。在这种情况下，该导电层的剩余部分形成种层结构。在绝缘层8上制作种层的其它已知手段包括使用导电墨水进行喷墨，使用催化墨水进行喷墨，塞印刷、网印或漏板印刷导电浆料，选择性针滴涂，选择性喷涂导电层等等。
在制作种层结构12之后，在制作第一金属层14的工艺中种层结构12被暴露给金属离子溶液以在电化学工艺期间形成位于该种层结构12上的第一金属层14。在一个实施例中，为了形成第一金属层14，绝缘层8可以被完全浸在金属离子溶液中或被该金属离子溶液完全覆盖。在这种情况下，由于电化学工艺的选择性，金属离子溶液中的金属离子选择性地粘附在种层结构12上以形成适于种层结构12的第一金属层14。此外，如果种层结构12形成了导电区域，可在种层结构12和该金属离子溶液之间施加电压以加速第一金属层14的电化学生长。另外，溶液中的金属和电化学工艺的详细参数的选择取决于种层的类型和金属离子溶液的类型，稍后将会对此进行更加详细解释。总地讲，在种层上电化学生长金属结构是本领域众所周知的技术。如果在金属层电化学生长过程中施加外部电压，该技术也被称为电镀。
在一个实施例中，与后面形成的第二金属层18的厚度(参见图2A、2B)相比，第一金属层14的厚度被设计成大的。通过将绝缘层8更长时间地暴露给该金属离子溶液能够获得更大的厚度。厚度越大，获得期望的最小横截面积在绝缘层8上所需的横向空间越小，该最小横截面积为第一种层结构12的最小结构宽度乘以第一金属层14的厚度。例如，如果第一结构12的最小结构宽度比第二结构16的最小结构宽度大十倍，且第一金属层14的厚度比第二金属层18的厚度大十倍，则第一金属层14的横截面积可为第二金属层18横截面积的100倍或以上。
图1D公开了图1C中的电子装置，在该电子装置的绝缘层8上已经制作了第一金属层14和第二金属层18。类似于第一金属层14，通过位于绝缘层8上的从载体2上的小开口10c延伸至芯片6上的小开口10d的条状区域内敷金属溶液制作第二金属层18。这样，第二金属层18就提供了电连接芯片6和载体2的第二连接。请注意，与第一金属层14的最小结构宽度相比，第二金属层18具有小的最小结构宽度。该小的结构宽度可用来节省绝缘层8上的空间以便在同一绝缘层8上形成复杂电路。
在图1D的实施例中，通过先在绝缘层8上制作第二结构16，再向绝缘层8敷金属离子溶液来制作第二金属层18。与第一金属层14的相似，第二结构16用作第二金属层18的第二种层。在这个实施例中，先制作第一金属层14，再制作第二种层结构16。这样，可将第二金属层18设计成使得该第二金属层18的部分与第一金属层14横向间隔开。
第二结构16(第二种层)和第二金属层18的制作方法可以是设计第一结构12和制作第一金属层14所提及方法中的任一种。具体地，制作第一和第二金属层14、18的金属离子溶液可以相同也可以不相同。在一个实施例中，通过将图1C中的电子装置完全浸没在金属离子溶液中来制作第二金属层18。请注意，在这种情况下，第二金属层18既会长在第二种层结构16上，也会长在第一金属层14上。在这种情况下，第一金属层14完全重叠第二金属层18，而第二金属层18则有部分与第一金属层14横向间隔开。请注意，如果第二金属层18的厚度明显小于第一金属层14的厚度，第二金属层18与第一金属层14的重叠不会显著增大第一金属层14和第二金属层18的合并横截面积的总横截面积。
第二结构16的制作方法也可以不同于第一结构12的制作方法。例如，如果第一结构12的最小结构宽度是在几毫米范围内，可以用塞印刷技术制作第一结构12。塞印刷技术在制作大的结构时节省时间。另一方面，如果第二结构16的最小结构宽度是在低于10微米或更小的范围内，可将激光束聚焦在尺寸小于10微米(即直径小于10微米)的点上来制作第二结构16。
应当注意到本申请中的表述“第一金属层”和“第二金属层”是指具有限定厚度的结构。同时，第一金属层14和第二金属层18可具有横向于绝缘层8的平面的任意形状或结构。因此，由于它们的限定厚度，尽管第一金属层14和第二金属层18在实施例中看起来像一条线，但它们仍是代表一个“层”。
图2A和2B示意性的图示了图1D中的实施例沿图1D所示的两条横切线2A-2A’和2B-2B’的横截面。沿线2A-2A’并垂直载体2切出图2A的横截面，沿线2B-2B’并垂直载体2切出图2B的横截面。图2A示出了第二金属层18通过绝缘层8中的开口10d连接芯片6和通过开口10c连接载体2的方式。另外，图2A示出了绝缘层8共形地敷在芯片6和载体2之上。请注意，这并不是必要条件，因为绝缘层8的上表面也可以是平的。图2B与图2A相似，不同之处在于第一金属层14通过大开口10b电连接芯片6和载体2和通过大开口10a电连接到载体2上。另外，第一金属层14的厚度至少为第二金属层18的两倍。
通过图1A-1D和2A-2B所描述的方法能够制造电子装置1，其包括载体2，附着在该载体2上的芯片6，载体2和芯片6上的绝缘层8，位于绝缘层8上的具有第一金属层厚度的第一金属层14，以及位于绝缘层8上的具有第二金属层厚度的独立的第二金属层18。另外，由于在同一绝缘层8上先后制作第一金属层14和第二金属层18，因此能够自由选择第一金属层14和第二金属层18的厚度。这样，这些厚度能够适应给定的应用，无需在第一金属层14和第二金属层18之间增加额外的绝缘层。因此，避免了昂贵的多层设计，结合了高电压、高电流、高速度和/或复杂逻辑应用的电路能够被布置在绝缘层8表面上的很小区域内。
图3A和图3B-3F的处理顺序图示了在绝缘层108上制作第一金属层114和第二金属层118的又一个实施例。在该实施例中，通过使用激光束103连续形成第一种层结构112(第一结构)和第二种层结构116(第二结构)制作第一金属层114和第二金属层118。
图3A图示了电子装置100，其可以与图2A所示的电子装置相同。例如，电子装置100的载体102，芯片106，以及绝缘层108可以与图2A和2B中的载体2，芯片6和绝缘层8相同。图3A进一步公开了激光器101，其将激光束103引导到绝缘层108上以制作第一种层结构112和第二种层结构116。通过激光束103扫描绝缘层108上的期望区域，或者相对于载体102移动激光束103、或者相对于激光束103移动载体102，激光束103将绝缘层8的该表面转变为期望的第一种层结构112。可以用来在绝缘层108上形成结构112的激光器例子有例如波长范围为200-11000nm的KrF-激光器、XeCl激光器或Nd-YAG-激光器。总地讲，激光器的频率和功率要与绝缘层的材料类型相适应。
图3B公开了图3A中的实施例的穿过绝缘层108的截面，该截面位于垂直绘图平面的平面上。在图3B-3F的实施例中，绝缘层108由聚合物制成，该聚合物包含金属颗粒，覆盖有绝缘层的金属颗粒、金属陶瓷颗粒或金属配合物。这些颗粒在图3B-3F中用点150表示。绝缘聚合物层108的厚度范围可为例如0.1-200微米，其取决于实际应用和聚合物基体。
如果颗粒150是金属颗粒，它们通常由铜、铝、镍、银、金和钯制成。该金属颗粒的直径通常在10-1000纳米的范围内，但也可高达几微米。被绝缘层包覆的该金属颗粒可以是同样的尺寸。金属配合物可以由一个或多个钯原子、铜原子、铝原子、镍原子、银原子、金原子和包围金属原子的有机分子组成。
应该注意，为了通过激光照射绝缘层108制作导电结构112，绝缘层108也可以由无机材料制成，如陶瓷、氮化铝、氧化铝、氧化钛、氧化硅或硅。
图3C公开了图3B的用激光束103照射绝缘层108制作第一种层结构112之后的示意性截面。在激光束103与绝缘层108相互作用后的区域内，绝缘层108的聚合物分子蒸发并将颗粒150暴露在表面上。如图3C所示，聚合物的蒸发在绝缘层108的照射区域留下了粗糙表面。此外，如果颗粒150是由保护绝缘层覆盖的金属颗粒，或者是金属配合物，与激光束103的相互作用会导致已暴露颗粒150的绝缘层或金属配合物键破裂。在上述两种情况下，具有导电表面的“裸露”金属颗粒留在绝缘层108的表面上。裸露的金属颗粒150依靠对金属离子溶液的暴露可以再充当电化学生长第一金属层114的种层。
在一个实施例中，绝缘层108中的颗粒150可以是由氮化铝制成的金属陶瓷颗粒。在这种情况下，一旦激光束103与已暴露的氮化铝颗粒相互作用，电绝缘的氮化铝就变成了导电的铝和电绝缘的氧化铝。在这种情况下，导电的铝颗粒可以充当从金属离子溶液中电化学生长第一金属层114的种层112。请注意，该种层本身可能不导电，因为种颗粒太少不能形成宏观导电层。
在另一个实施例中，该颗粒150可以是包覆有保护绝缘层的金属颗粒，保护绝缘层例如有氧化层、氧化硅层、三氧化二铝(Al203)层或绝缘有机层包覆。该保护层可通过化学气相淀积(CVD)工艺中热金属氧化方法制作。金属颗粒上的保护绝缘层确保绝缘层108在宏观上是电绝缘的。只有在激光束103与绝缘层108相互作用的区域，激光才会破坏该保护层以将绝缘颗粒转变为导电颗粒。该导电颗粒再充当电化学生长金属层的种层112。
在另一个实施例中，这些颗粒是没有覆盖保护层的金属颗粒。在这种情况下，为了使金属颗粒暴露到表面上充当种层112，只要采用激光束蒸发周围的聚合物基体就足够了。
为了便于说明，图3C还示出一个箭头，该箭头的长度代表了第一结构112的第一结构宽度152，即导线的宽度，其可以是第一金属层114或者是第一金属层114的一部分。第一结构宽度152是决定第一金属层114结构宽度的一个参数。第一金属层114的结构宽度，特别是第一金属层114的最小结构宽度，决定了第一金属层114可以被结构化成的导线的密度。决定第一金属层114的最小结构宽度的另一个参数是第一金属层114的厚度，因为在制作第一金属层114期间，第一金属层114的导线既沿竖向生长，又沿横向生长(参见图3D)。因此，第一金属层114的最小结构宽度大于其厚度。
图3D公开了图3C的在向第一种层结构112敷金属离子溶液以形成第一金属层114之后的横截面。请注意，由于具有第一种层结构112，无需选择性地对第一种层结构112敷金属离子溶液，因为金属离子溶液只与第一种层结构112相互作用，而不会或基本不会与聚合物层108的其余表面相互作用。这代表了工艺的显著简化，因为可以将整个绝缘层8浸没在金属离子溶液中就可能获得期望的第一金属层114结构，而无需覆盖绝缘层8上不用生长第一金属层114的区域。
金属离子溶液的选择取决于要在种层112上生长的金属。例如可以使用铜离子溶液、银离子溶液、镍离子溶液或金离子溶液(例如碱性氢氧化钾溶液中的铜或亚硫酸铜、氰化铜溶液)。总地讲，对于给定的应用，用什么样的金属离子溶液和什么样的工艺参数(溶液浓度、温度等)都是本领域众所周知的。
图3E公开了图3D的在绝缘层108上制作用于制作第二金属层118的第二种层结构116(第二结构)之后的示意性横截面。在本实施例中，用制作第一种层结构112的激光103制作第二种层116。请注意，由于激光束的高聚焦能力，第二种层116的最小结构宽度可以是10微米或以下。小的结构宽度才能将复杂电路布置在绝缘层108上。
图3F公开了图3E的在通过向绝缘层108敷金属离子溶液在绝缘层108上制作第二金属层118之后的示意性横截面。由于金属离子溶液只与第二种层结构116和第一金属层114相互作用，第二金属层118只会生长在第二种层结构116和第一金属层114上。在本实施例中，为了使第二金属层118获得非常小的厚度，生长第二金属层118的工艺过程远短于(例如短10倍)生长第一金属层114的工艺过程。一有了更小的厚度，才有可能制作出更小结构宽度的金属层。由于第二金属层118的小厚度，第一金属层114与第二金属层118的合并横截面积的总横截面积几乎不受第一金属层114上面的附加第二金属层118生长的影响。请注意，在图3B至3F的工艺过程中，第二金属层118中覆盖第二结构116的部分与第一金属层114横向间隔开。
图4A以及图4B-4F的工艺顺序示出了又一个实施例，该实施例示范了通过先后制作第一种层结构212(第一结构)和第二种层结构216(第二结构)在绝缘层208上制作第一金属层214和第二金属层218的过程。在本实施例中，通过向绝缘层208的表面选择性敷导电液203制作第一种层结构212和第二种层结构216。
图4A示出了电子装置200，该电子装置200可以与图2A和2B中所示的相同。例如，电子装置200的载体202、芯片206、以及绝缘层208可以与图2A和2B中的载体2、芯片6和绝缘层8相同。此外，代替由类似于图3A的聚合物层制成，绝缘层208也可以由无机材料制成，例如陶瓷、氮化铝、氧化铝、氧化钛、氧化硅、硅等等。图4A进一步公开了一种滴涂器(dispenser)201，该滴涂器能够通过将导电液203滴涂在绝缘层208的期望区域上对绝缘层208选择性敷导电液。
由于滴涂器的种类不同，其在绝缘层208上能够制造的最小结构宽度会有很大差异。例如，如果喷墨滴涂器201是一个喷嘴开口小于20微米的微机械装置，则由滴涂器201制作的种层的最小结构宽度可以小至20微米。另一方面，如果导电液203是通过塞印刷滴涂的浆料，则最小结构宽度会大于一毫米。
图4B公开了图4A的实施例的位于垂直绘图平面的平面上的穿过绝缘层208的示意性横截面。如上所述，绝缘层208可为有机或无机材料。根据需要，绝缘层208的厚度会有很大不同。绝缘层208的厚度的通常值在1到1000微米之间。
图4C公开了类似图4B的通过使用滴涂器201在绝缘层208的期望区域上选择性地敷导电液203以在绝缘层208上形成导电的第一种层结构212(第一结构)之后的示意性横截面。第一种层结构212的厚度范围可以是例如在100和10000纳米之间。同时，在本实施例中，将第一种层212的最小结构宽度选择成1或2毫米，以制作大电流容量的第一金属层214。导电液203可为含金属原子(例如像银、金、钯和铜)的导电墨水。
图4D公开了类似于图4C的向绝缘层208敷金属离子溶液以制作第一金属层214之后的示意性横截面。类似于前述实施例，由金属离子溶液电化学生长金属制作第一金属层214。由于第一金属层214被设计成承载大电流，因此要对绝缘层208上的金属离子溶液的敷进行管理直到第一金属层214达到一个厚度，也就是100微米或以上。请注意，可以通过在金属离子溶液与第一种层结构212之间施加外部电压执行该电化学工艺。
图4E公开了类似于图4D的在制作第一金属层214后向绝缘层208选择性地敷导电液之后的示意性横截面。在第一金属层214制作后选择性地敷导电液可用来制作第二种层结构216(第二结构)。可按与第一种层212相同的方式制作第二种层结构216，不同之处在于第一种层结构212的最小结构宽度比第二种层结构216的最小结构宽度大10倍或以上。
图4F公开了类似于图4C的在向绝缘层208敷金属离子溶液以形成第二金属层218之后的示意性横截面。再一次因为金属离子溶液只与第二种层结构216和第一金属层214相互作用，第二金属层218只选择性地生长在第二种层结构216和第一金属层214上。因此，无需向第一种层结构112上选择性敷金属离子溶液。更确切地说，通过将整个绝缘层8浸没在金属离子的溶液中有可能获得第一金属层114的期望结构。
请注意，根据图4F没有要求敷金属离子溶液用于电连接芯片206与载体202的目的。在这种情况下，如果省略敷该金属离子溶液，倘若第二种层结构216的厚度和导电率能足以承载期望的电流，第二种层结构216自身就可以充当第二金属层。例如，如果第二种层结构216由包括金、银或铜的纳米油墨的导电液产生，就不需要再经由电化学工艺的金属沉积。
考虑到第一金属层214被设计成承载小电流(例如逻辑信号)，与用来产生第一金属层214的电化学工艺相比，该电化学工艺的执行时间要短。否则的话，第二金属层218的制作就可以与第一金属层的制作相同。请注意，尽管第一金属层214由于被暴露给用于第二金属层218的金属离子溶液造成了它的横截面的扩大，但由于第二金属层218的厚度很小，因此影响很小。
图5A-5E的工艺顺序示出了又一个实施例，该实施例示意性地示范了在绝缘层308上制作第一金属层314和第二金属层318的过程。类似于前述的工艺顺序，绝缘层308可以是图2A和2B中所公开的电子装置1的绝缘层8。
在本实施例中，只有一个种层结构312(第一结构)用来生成具有第一厚度的第一金属层314和具有第二厚度的第二金属层318。
图5A示意性地公开了位于垂直于绘图面的表面上的穿过绝缘层308的横截面，该横截面可以是图1D实施例的一部分。像前面所述的一样，绝缘层308可以是有机层或无机层。此外，根据实际应用，绝缘层308的厚度会有很大不同，例如在1微米到1毫米之间。
图5A进一步公开了绝缘层318上的种层结构312的两个元件312a、312b。种层结构312可以是前述种层中的任一种，例如固化导电墨水结构、结构化金属层、或带有金属颗粒的被激光照射的聚合物层。此外，可以同时敷上或先后敷上两个种层元件312a、312b。两个种层元件312a、312b的制作例如可以通过激光、通过滴涂导电液、通过光蚀刻均匀导电层或者通过其他现有技术。种层312的厚度并不重要，其取决于种层类型，可以在几纳米到几微米之间的范围内。如果种层312是通过激光产生的，该种层可以简单地是位于绝缘聚合物层中并被暴露到聚合物层的表面上的导电颗粒层。在图5A-5E的实施例中，例如为了高电流容量，选择具有大的最小结构宽度的第一种层元件312a作为具有大结构宽度的金属层318的基础，同时选择具有小的最小结构宽度的第二种层元件312b作为具有小结构宽度的金属层314的基础，对于任何给定的电路，该小结构宽度的金属层314在绝缘层308上只需要很小的面积。
图5B公开了两个种层元件312a、312b，在这两个种层元件上通过向绝缘层308敷金属离子溶液已经电化学生长出第一金属层314。与下一阶段生长出的第二金属层318相比，电化学生长出的第一金属层314的厚度保持很小，例如0.1至10微米。第一金属层314的小厚度限制了第一金属层314的最小结构宽度，因为在第一金属层314的电化学生长期间，第一金属层314不但在垂直于绝缘层308的方向扩展，而且也在横向于绝缘层308的方向上扩展，如图5B所示。
图5C公开了图5B的在选择性地覆盖第一金属层314的掩膜350被敷到绝缘层308上之后的横截面图。掩膜350被用来覆盖需要保持小的总金属层厚度(即小的最小结构宽度)的那些第一金属层元件314的区域。可以用已知的方式将该掩膜敷到绝缘层308上，例如通过向绝缘层308涂敷光刻胶(如PMMA、聚酰亚胺或环氧树脂)，然后以光刻方式结构化该光刻胶层。
图5D公开了图5C的在向绝缘层308敷金属离子溶液之后的横截面图。由于掩膜350的存在，金属离子溶液只到达第一金属层314上未被掩膜350覆盖的那些区域。因此，由于与金属离子溶液的相互作用，第二金属层318仅生长在覆盖第一种层元件312a的第一金属层元件上。结果，由于第一种层元件312a的较大结构宽度以及第一、第二金属层314、318合并厚度的较大总厚度，通过第二金属层318传导大电流的横截面积远大于被掩膜350覆盖的第一金属层元件314的横截面积。最后，图5E公开了在除去掩膜350(例如通过清洗或灰化)之后的图5D的横截面图。请注意，去除掩膜并非是必要条件，因为掩膜层350也可留在封装中。
图6A-6E示意性地公开了制造电子装置的又一个实施例，其中第一芯片406和第二芯片407被布置在共同的载体402上。在一个实施例中，第一芯片406可以是逻辑芯片，例如带有CMOS电路的芯片，第二芯片407可以是功率芯片，即为包括用于转换大电流(例如位于100mA至100A或更高的范围内的电流)的至少一个功率晶体管的芯片。如图6A所示，功率芯片407可薄于逻辑芯片406。例如，功率芯片407通常可薄至20-200微米的范围，而逻辑芯片406可以具有400-800微米的厚度。功率芯片407的小厚度用来减小功率晶体管的导通电阻。除了厚度不同，这两个芯片由于具有不同的功能可以采用不同的制造技术步骤来制作，所以很难将两个芯片的功能集成到一个芯片上。
此外，功率芯片407的功率晶体管可以是能够控制从芯片上表面到下表面的电流的纵向晶体管，反之亦然。因此，第二芯片407可以具有位于第二芯片上表面上的第一电极和位于下表面上的第二电极。在这种情况下，载体402可以包括导电芯片岛(chip island)，第二芯片407可以通过焊接、扩散焊接或用导电胶粘附到该芯片岛上以提供至芯片岛的导电连接。第一芯片406作为逻辑芯片，也可以用电绝缘胶粘接。
图6A进一步公开了敷在逻辑芯片406、载体402和功率芯片407上的绝缘层408。在本实施例中，绝缘层408为聚合物层，其包含金属、金属配合物或陶瓷颗粒，例如直径达几微米的氮化铝(AlN)颗粒(参见图3B-3F)。但是在其它实施例中，绝缘层408可以由任意的前面所提及的其他材料制成。例如，聚合物层408的厚度可位于微米范围内。聚合物层408可由前述任一方法沉积成。
图6B公开了提供穿过聚合物层408的第一开口440之后的图6A，该第一开口440用于从聚合物层408的上面接触功率芯片407的高电流铝接触垫片(源极或漏极)和载体402的高电流接触垫片。第一开口440的直径可在150微米或以上的范围内，以便允许在功率芯片407与载体402之间形成低欧姆连接。此外，图6B示出了产生在两个第一开口440之间的第一结构412。第一结构412充当了制作第一金属层414的第一种层结构(第一结构)。图6B中通过连接两个第一开口440的粗线示出了第一种层结构412。第一种层结构412的制作是通过将激光束照射在聚合物层408上以蒸发相互作用区域的聚合物和将AlN颗粒断裂成导电的铝颗粒和其他颗粒(参见图3C)。
该第一开口440可用现有技术制作，例如通过选择性地光学蚀刻结构化的掩膜(未图示)。替代地，可使用激光束制作第一开口440。
图6C公开了图6B的实施例，不同之处在于在第一种层结构412产生之后向绝缘层408敷金属离子溶液，以在第一种层结构412上和位于第一开口440下面的功率芯片407的接触垫片和载体402的接触垫片之上制作第一金属层414。接触垫片通常都由铝或铜制成。可以通过将聚合物层408的表面浸没在金属离子溶液中来敷金属离子溶液。该金属离子溶液可为前述所提及的溶液的一种。由于第一金属层414被设计成承载出入功率芯片407的大电流，第一金属层414的厚度可为100微米或更大。
图6D公开了图6C的实施例，不同之处在于在第一金属层414产生之后，在载体402的上方、逻辑芯片406的两个接触垫片的上方和功率芯片407的接触垫片的上方制作了几个穿过聚合物层408的第二开口442。该第二开口442具有小直径，例如小于100微米，因为它们只用于提供逻辑信号。该第二开口442可通过与第一开口440相同的方式制作。
此外，图6D示出了第二种层结构416(第二结构)，其产生在位于载体402上的一个第二开口442与位于逻辑芯片406上的一个第二开口442之间，以及产生在位于逻辑芯片406上的一个第二开口442与位于功率芯片407上的一个第二开口442之间。与第一种层结构412类似，第二种层结构416用作生长第二金属层418的第二种层结构416(参见图6E)。图6D中用连接对应的第二开口442的两条粗线表示了第二种层416的位置。与第一种层412类似，可以通过引导到聚合物层408上的激光束蒸发相互作用区域的聚合物和从绝缘AlN颗粒中断出导电铝颗粒(参见图3C)制作出第二种层416。
图6E公开了图6D的实施例，不同之处在于，在第二种层结构416产生后向绝缘层408敷金属离子溶液以在第二种层结构416上、在第一金属层414上、和在位于第二开口442下面的逻辑芯片406的铝接触垫片、功率芯片407的铝接触垫片和载体402的铝接触垫片之上产生第二金属层418。与第一金属层414类似，通过将聚合物层408的表面浸没在金属离子溶液中制作第二金属层418。由于第二金属层418被设计成传输出入逻辑芯片406和功率芯片407的逻辑信号，第二金属层418的厚度可小至10微米或更小。
图7A以及图7B-7E的顺序公开了一种用于功率应用的多芯片功率模块500(电子装置)，并公开了用图6A-6E中所描述的方法制作该模块的方法。
图7A的多芯片模块500包括的载体为陶瓷基载体、聚合物基载体或者环氧树脂化合物盘载体，其上覆盖了结构化铜层。该铜层被结构化成为元件580、用于控制芯片506的附着的第一芯片岛582、用于高侧功率晶体管芯片507a的附着的第二芯片岛584，用于低侧功率晶体管芯片507b的附着的第三芯片岛586、以及电力轨(power rail)588提供外部接触。控制芯片506、高侧功率晶体管芯片507a和低侧功率晶体管芯片507b中的每一个都被焊接在它们对应的岛582、584、586上。
为了制造多芯片模块500，芯片都被焊接到它们位于载体502上的对应芯片岛上(图7B)。另外，按图6A所描述的方法将聚合物层均匀覆盖在载体502和芯片506、507a、507b上(图7A及图7B-7E未示出)。聚合物层的厚度大于5微米。接下来的步骤是第一次结构化该聚合物层以在高侧功率晶体管芯片507a的源极接触垫片、低侧功率晶体管芯片507b的源极接触垫片和电力轨588的上方形成大开口(图7A及图7B-7E未示出)。接着，制作包括两个种层结构元件(参见图7B)的第一种层结构512(第一结构)。位于聚合物层上的该第一种层结构元件512以图6B中所描述的方法从绝缘层的一个大开口延伸到另一个大开口。第一种层结构512用于限定第一金属层514的结构(参见图7A和7C)。可见，第一种层结构元件512具有基本相同的结构宽度，例如100微米或以上。
由图7B能够看出，第一种层元件512中的一个从位于电力轨588上方的相应大开口延伸到位于低侧功率晶体管芯片507b源极上方相应大开口，同时第一种层元件512的另一个从位于第三芯片岛586上方的大开口延伸到位于高侧功率晶体管芯片507a源极上方的大开口。
用金属离子溶液覆盖聚合物层使得金属离子溶液中的金属离子能够与第一种层结构元件512和被暴露的源极接触垫片在电化学方面相互作用以形成第一金属层514，图7C公开了经过上述步骤之后的载体502。如图7A和7C所示，第一金属层514包括两个第一金属层元件。第一金属层514的横向形状与图7B中所示的第一种层结构元件512的侧面形状基本相同。选择大厚度的第一金属层514以在电力轨588和低侧功率晶体管芯片507b的源极之间和在第三芯片岛586和高侧功率晶体管芯片507a的源极之间的连接提供大横截面积。第一金属层元件514的厚度可以与图6C-6E中所描述的第一金属层414的相同。
第二次结构化聚合物层，以在高侧功率晶体管芯片507a的栅极接触垫片的上方、低侧功率晶体管芯片507b的栅极接触垫片的上方和控制芯片506的接触垫片的上方产生多个小开口(图7A和7D中未示出)，图7D公开了图7C的经过上述步骤之后的载体502。另外，在聚合物层上产生了以图6D中所描述的方法连接这些小开口的第二种层结构516(第二结构)。包括多个细线元件的第二种层结构516充当了限定第二金属层518结构的第二种层。由图7D能够看出，第二种层516的最小结构宽度远小于第一种层512的最小结构宽度，例如为20微米。第二金属层518的小结构宽度使在载体上布置复杂配线成为可能。这样，包含控制芯片506a、高侧功率芯片507a、低侧功率芯片507b、多接触元件580等许多部件的复杂模块能够在一个绝缘层上相互连接。
第二次将金属离子溶液敷在聚合物层上以通过金属离子溶液与第二种层结构516以及暴露的接触垫片发生电化学相互作用产生第二金属层518，图7E公开了图7D中的经过上述步骤之后的载体502。第二种层元件516的小的结构宽度造成了第二金属层元件518的最小结构宽度也小。第二金属层518的厚度也选择小的(例如10微米)是为了维持第一金属层14的小的最小结构宽度。最后，在第一金属层514和第二金属层518产生之后，应该模塑该多芯片模块以从机械方面和化学方面保护该多芯片模块免受外界破坏。
该半导体装置的制造方法能够应用于不同封装平台上。例如，尽管图7A-7E的实施例中示出了电子装置500的载体502由绝缘材料制成，但是该制造方法也适用于导体材料制成的载体，例如铜片。
图8A-8C公开了半导体装置600，其载体602是厚度为200微米的铜片。芯片606可焊接或粘附到载体602上。可以按图1A-1D中的实施例所描述的方法敷上和结构化绝缘层608。图8A进一步公开了第一金属层614，该第一金属层614借助于穿过绝缘层508的两个大通孔10a、10b使芯片606与载体602电连接。该实施例可进一步包括具有不同层厚的第二金属层(未图示)。总地讲，除了载体602是由导电材料制成，图8A-8C的实施例可与图1A-1D的相同。
图8B公开了图8A的实施例，其中半导体装置已经被用模塑材料624模塑过，以保护芯片606、绝缘层608、第一金属层614和第二金属层免受外界的机械和化学破坏。
图8C公开了图8B的实施例，其中铜载体602已经被结构化成充当连接芯片608与外界的外部输入/输出连接垫片20a、20b。可以通过选择性地蚀刻载体、锯切或任何其他便利方法实施载体602的结构化。外部连接垫片20a、20b可用来将半导体装置600焊接到印刷电路板上以使该半导体装置与外界相连。例如，如果芯片606是具有位于芯片602前侧上的源极接触和栅极接触和位于芯片602后侧上的漏极接触的纵向功率晶体管，外部连接垫片20a可通过第一金属层元件614将外界连接到该源极接触上，同时外部连接垫20b可通过芯片602的背面将外界连接到该漏极接触上。进一步地，至少一个外部接触垫片可以将外界连接到位于芯片前侧的栅极接触上。
请注意，类似于图8A-8C中所示的电子装置的制造方法也非常适于批量模式。在这种情况下，芯片606的一个阵列可焊接到共同的载体上。进一步地，可在该共同载体和这些芯片上敷上绝缘层608。然后，结构化绝缘层608以打开芯片的接触和载体上的接触。此外，在该芯片阵列和该共同载体上制作第一金属层614以使这些芯片接触具有第一层厚度的金属层元件。接着，在该芯片阵列和该共同载体上制作第二金属层618以使这些芯片接触具有第二层厚度的金属层元件。随后，将模塑材料624涂敷在该芯片阵列和该共同载体上。在模塑之后，结构化该共同载体获得用于每个芯片606的独立的外部连接垫片20a、20b。最后，通过刻蚀或锯切该模塑材料，将该芯片阵列分割成如图8C中所示种类的多个单独的装置600。
图9A-9D图示了又一个实施例，其可以与图8A-8D中所示的相同，不同之处在于，载体702不是铜片元件，而是带或箔片，其在后来要被从半导体装置700上除去。
图9A图示了类似于图8A的电子装置700。唯一的不同之处在于芯片706、绝缘层708、第一金属层714和第二金属层(未图示)被附着到或敷到柔性载体702上，例如铜箔。
图9B示出了图9A的电子装置700，该电子装置已经被模塑过使得载体702、芯片706、绝缘层708、第一金属层714和第二金属层718被模塑材料724覆盖。
图9C图示了通过将铜箔拉离模塑材料724、绝缘层708以及电化学生长出的第一金属层714和第二金属层从半导体装置700上除去载体702的工艺。随后，外部连接垫片20a、20b被敷到暴露出来的第一金属层714和第二金属元件上。该外部接触元件可为焊料球、电生长表面层元件或在本领域已是公知的任何其他元件。

Claims (25)

1.一种制造电子装置的方法，其包括：
将第一芯片布置在载体上；
在第一芯片和载体上敷绝缘层；
向绝缘层敷金属离子溶液以制作具有第一厚度的第一金属层；和
在绝缘层上制作具有第二厚度的第二金属层，其中第一金属层和第二金属层中的至少一个的至少一部分与对应的另一个金属层横向间隔开。
2.如权利要求1所述的制造电子装置的方法，其中，第二金属层是通过向绝缘层敷金属离子溶液来制作的。
3.如权利要求1所述的制造电子装置的方法，其中，第二金属层是在制作第一金属层之后制作的。
4.如权利要求1所述的制造电子装置的方法，进一步包括在绝缘层上制作用于制作第一金属层的第一结构。
5.如权利要求4所述的制造电子装置的方法，进一步包括在绝缘层上制作用于制作第二金属层的第二结构。
6.如权利要求5所述的制造电子装置的方法，其中，第二结构是在制作第一金属层之后制作的。
7.如权利要求5所述的制造电子装置的方法，其中：利用喷墨、塞印刷、漏板印刷、网印、针滴涂和选择性喷涂，通过用激光照射绝缘层、选择性地敷导电液和选择性地除去敷在绝缘层上的导电层的区域的方式中的至少一种制作第二结构。
8.如权利要求4所述的制造电子装置的方法，其中，第二金属层是通过对第一结构的选择性区域敷金属离子溶液制作的。
9.如权利要求4所述的制造电子装置的方法，其中：利用喷墨、塞印刷、漏板印刷、网印、针滴涂和选择性喷涂，通过用激光照射绝缘层、选择性地敷导电液和选择性地除去敷在绝缘层上的导电层的区域的方式中的至少一种制作第一结构。
10.如权利要求4所述的制造电子装置的方法，其中，在敷金属离子溶液的同时在该金属离子溶液和第一结构之间施加电压。
11.如权利要求1所述的制造电子装置的方法，进一步包括将至少一个第二芯片布置在载体上。
12.如权利要求1所述的制造电子装置的方法，其中：利用液相淀积、化学气相淀积、物理气相淀积、等离子气相淀积、喷涂、针滴涂、旋镀和浸镀方式中的至少一种敷绝缘层。
13.如权利要求1所述的制造电子装置的方法，进一步包括制作穿过绝缘层的通孔。
14.如权利要求1所述的制造电子装置的方法，进一步包括将第一芯片焊到载体上。
15.如权利要求1所述的制造电子装置的方法，进一步包括用模塑化合物覆盖第一芯片。
16.一种制造电子装置的方法，其包括：
将第一芯片布置在载体上；
在第一芯片和载体上敷绝缘层；
用激光照射绝缘层以制作第一结构；
向第一结构敷金属离子溶液以制作第一金属层；
在制作第一金属层之后，用激光照射绝缘层以制作第二结构；以及
向第二结构敷金属离子溶液以制作第二金属层。
17.一种制造电子装置的方法，其包括：
将第一芯片布置在载体上；
在第一芯片和载体上敷绝缘层；
向绝缘层选择性地敷导电液以制作第一结构；
向第一结构敷金属离子溶液以制作第一金属层；以及
在制作第一金属层之后，向绝缘层选择性地敷导电液以制作第二金属层，该第二金属层的至少一部分与第一金属层横向间隔开。
18.一种制造电子装置的方法，其包括：
将第一芯片布置在载体上；
在第一芯片和载体上敷绝缘层；
在绝缘层上制作第一结构；
向第一结构敷金属离子溶液以制作第一金属层；
掩膜第一结构；以及
向掩模后的第一结构敷金属离子溶液以制作第二金属层，该第二金属层的至少一部分与第一金属层横向间隔开。
19.一种电子模块，其包括：
载体；
附接到载体上的第一芯片；
位于载体和第一芯片之上的绝缘层；
位于绝缘层上的具有第一厚度的第一金属层；和
位于绝缘层上的独立的具有第二厚度的第二金属层；
其中第一金属层厚度至少是第二金属层厚度的两倍。
20.如权利要求19所述的电子模块，其中，绝缘层由聚合物或陶瓷材料制成。
21.如权利要求19所述的电子模块，其中，第一金属层和第二金属层中的至少一个连接到载体和第一芯片中的至少一个上。
22.如权利要求19所述的电子模块，其中，第一芯片被焊接到载体上。
23.如权利要求19所述的电子模块，其中，第一芯片包括功率晶体管。
24.如权利要求19所述的电子模块，进一步包括布置在载体上的至少一个第二芯片。
25.如权利要求19所述的电子模块，其中，绝缘层、第一金属层和第二金属层中的至少一个覆盖有模塑化合物。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105437808A (zh) * 2014-09-23 2016-03-30 英飞凌科技奥地利有限公司 具有喷墨过程的方法和其应用

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8173906B2 (en) * 2007-02-07 2012-05-08 Raytheon Company Environmental protection coating system and method
US7767589B2 (en) 2007-02-07 2010-08-03 Raytheon Company Passivation layer for a circuit device and method of manufacture
TWI345820B (en) * 2007-11-27 2011-07-21 Ind Tech Res Inst Intra-connection layout of array
US7994045B1 (en) 2009-09-08 2011-08-09 Amkor Technology, Inc. Bumped chip package fabrication method and structure
US8883560B2 (en) * 2010-10-11 2014-11-11 Infineon Technologies Ag Manufacturing of a device including a semiconductor chip
JP5710645B2 (ja) * 2010-12-17 2015-04-30 タツモ株式会社 パターニング方法
DE102012223904A1 (de) * 2012-10-05 2014-04-10 Continental Automotive Gmbh Verfahren zum Herstellen eines elektronischen Hochstrom-Schaltkreises mittels Gasspritz-Technologie und Abdichten mit isolierendem Polymer
EP2830087A1 (en) * 2013-07-26 2015-01-28 Hamilton Sundstrand Corporation Method for interconnection of electrical components on a substrate
US9576872B2 (en) * 2013-12-18 2017-02-21 Infineon Technologies Ag Semiconductor devices and methods for manufacturing semiconductor devices
US20150221578A1 (en) * 2014-02-05 2015-08-06 Infineon Technologies Ag Semiconductor package and method for producing a semiconductor
US9496171B2 (en) 2014-09-26 2016-11-15 Texas Instruments Incorporated Printed interconnects for semiconductor packages
DE102018207308B4 (de) * 2018-05-09 2020-07-02 Infineon Technologies Ag Halbleiterbauteil mit integriertem shunt-widerstand und verfahren zu dessen herstellung
EP4191643A1 (en) * 2021-12-02 2023-06-07 Nexperia B.V. Method of forming an interconnect metallisation by panel level packaging and the corresponding device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6019946A (en) 1997-11-14 2000-02-01 Engelhard Corporation Catalytic structure
US6457234B1 (en) * 1999-05-14 2002-10-01 International Business Machines Corporation Process for manufacturing self-aligned corrosion stop for copper C4 and wirebond
DE50008242D1 (de) 2000-09-26 2004-11-18 Enthone Omi Deutschland Gmbh Verfahren zur selektiven Metallisierung dielektrischer Materialien
DE102006017630A1 (de) 2006-04-12 2007-10-18 Lpkf Laser & Electronics Ag Verfahren zur Herstellung einer Leiterbahnstruktur sowie eine derart hergestellte Leiterbahnstruktur
US7524775B2 (en) 2006-07-13 2009-04-28 Infineon Technologies Ag Method for producing a dielectric layer for an electronic component

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105437808A (zh) * 2014-09-23 2016-03-30 英飞凌科技奥地利有限公司 具有喷墨过程的方法和其应用
US9818602B2 (en) 2014-09-23 2017-11-14 Infineon Technologies Ag Method of depositing a resin material on a semiconductor body with an inkjet process

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