CN101517902B - 采用比特位对处理的用于多级交织方案的解交织器 - Google Patents

Abstract

本发明提供了一种用于无线通信装置的解交织器(10)，其简单且易于实施。具体地说，提供了用于对表示已用多级交织方案交织过的多个符号的数据比特位流进行解交织的解交织器，该解交织器包括：预处理装置(12)，用于将数据比特位流中的数据比特位排序成数据比特位对，使得该数据比特位对中的数据比特位是来自一个符号的连续数据比特位；至少一个存储器(16，18)，用于存储成对的数据比特位，使得每一对数据比特位均被存储在该存储器中的各自的位置上；以及用于所述至少一个存储器的读与写地址产生器(20)，该读与写地址产生器被用于确定所述至少一个存储器中的将存储数据比特位对的地址，并且确定将从该至少一个存储器中读出数据比特位对的地址。

Description

采用比特位对处理的用于多级交织方案的解交织器

技术领域

本发明涉及通信装置，尤其涉及一种用于通信装置的解交织器。

背景技术

交织技术通常被用在通信系统中来防止传输受到突发错误的影响。突发错误将导致若干连续的比特位被错误地接收，而传输的其余比特位被成功接收。

在发送之前得到用于数据的数据校正比特位，接收器用这些数据校正比特位来检测该数据是否已被成功接收、以及被错误接收的比特位是否能被校正。在每一个将要被发送的符号中，只能校正确定数目的错误比特位。因此，交织被用于在传送中针对每个符号来扩展比特位。因此，如果出现突发错误，只影响每个符号的少量比特位，因此接收器能够使用数据校正比特位来校正所接收到的符号。

在例如无线通信标准的多个已确立的标准中，使用的是块交织，这是因为块交织易于实施并且可直接实施。但是，随着在节点之间的数据速率和距离的增加，进行嵌套交织或级联交织的方案变得越发重要。把用于这种先进交织方案的解交织器直接映射到硬件通常是次最佳的做法，所以，可采用不同的优化技术来节省硅片面积并降低功耗。

由多频带OFDM联盟(MultiBand OFDM Alliance)发起的“多频带OFDM物理层规范(MultiBand OFDM Physical LayerSpecification)”发布1.0版建议了一种三级交织方案。在第一级中，使用符号交织来在若干(通常6个)连续的OFDM符号上使比特位发生序列改变，以便在一个频带组中开拓频率分集。在第二级中，使用音调内(intra-tone)交织来在一个OFDM符号之内的数据子载波(几个音调)上使比特位发生序列改变，以便在子载波上开拓频率分集。在第三级中，使用符号内(intra-symbol)循环移位来在连续的OFDM符号中对比特位循环地做确定量的移位。

图1示出了根据上述方案的一种交织器的框图。交织器2包括串联的符号交织单元4、音调交织单元6和循环移位单元8。符号交织单元4接收输入的比特位{U(i)}，对该比特位进行操作并输出比特位{S(i)}。音调交织单元6接收该比特位{S(i)}，对该比特位进行操作并输出比特位{V(i)}。循环移位单元8接收该比特位{V(i)}，对该比特位进行操作并输出比特位{B(i)}。

由符号交织单元4执行的符号交织操作包括把编码的比特位分成大小为6N_CBPS个编码的比特位的数据块的步骤，其中该N_CBPS是每一个符号的编码的比特位的数量，因此该6N_CBPS对应于6个OFDM符号。随后使用6N_CBPS乘6/N_TDS大小的数据块交织器来改变每一组编码比特位的顺序，其中N_TDS是时间扩展因数。序列{U(i)}和{S(i)}分别表示符号交织单元4的输入和输出比特位，其中i＝0，...，N_CBP6S-1，并且N_CBP6S是在6个符号中的编码的比特位的数目。由下列公式给出此单元的输入-输出关系：

$S\left(i\right)=U\{\mathrm{Floor}\left(\frac{i}{N_{\mathrm{CBPS}}}\right)+\frac{6}{N_{\mathrm{TDS}}}\mathrm{Mod}(i,N_{\mathrm{CBPS}})\}---\left(1\right)$

其中Floor(x)是一个函数，其返回小于或等于它的自变量值的最大整数值；Mod(x，y)是取模数运算符，当y除以x时，其返回非负的整数余数。

使用大小为N_Tint×10的一个规则数据块交织器，一起改变被一起分组成大小为N_CBP6S比特位的数据块的符号交织单元4的输出比特位的顺序，其中N_Tint＝N_CBPS/10。序列{S(i)}和{V(i)}分别表示音调数据块交织器单元6的输入和输出比特位，其中i＝0，...，N_CBP6S-1。由下列公式给出此单元的输入-输出关系：

$V\left(i\right)=S\left\{(\mathrm{Floor}\left(\frac{i}{N_{\mathrm{Tint}}}\right)+10\mathrm{Mod}(i,N_{\mathrm{Tint}})\right\}---\left(2\right)$

音调交织单元6的输出通过符号内循环移位单元8来传递。序列{V(i)}和{B(i)}分别表示循环移位单元8的输入和输出比特位，其中i＝0，...，N_CBP6S-1。由下列公式给出该循环移位单元8的输出：

B(i)＝V[m(i)×N_CBPS+mod(i+m(i)×N_cyc，N_CBPS)]    (3)

其中m(i)＝Floor(i/N_CBPS)，并且i＝0，...，N_CBP6S-1。

美国专利公开2005/0152327披露了一种根据上述三级交织方案的用于超宽带个人接入网络的多频带OFDM收发器的交织器。此文献还描述了一种解交织器，由级联的循环解移位单元、音调解交织单元和符号解交织单元三个模块构成，该解交织器的硅片面积的代价高，并且不可按比例缩小。

发明内容

本发明的一个目的是提供一种用于无线通信装置的解交织器，

其实现简单且廉价。

根据本发明的第一方面，提供了一种解交织器，用于解交织表示已使用多级交织方案交织的多个符号的数据比特位流，该解交织器包括：预处理装置，用于将该数据比特位流中的数据比特位排序成对，使得在数据比特位对中的数据比特位是来自一个符号的连续数据比特位；至少一个存储器，用于存储成对的数据比特位，使得每一对数据比特位均被存储在该存储器中的各自的位置上；和用于该至少一个存储器的一个读与写地址产生器，该读与写地址产生器被用于确定所述至少一个存储器中的将要存储数据比特位对的地址，并且确定所述至少一个存储器中将要从其中读出数据比特位对的地址。

根据本发明的第二方面，提供了一种用在超宽带系统中的装置，该装置包括如上所述的解交织器。

根据本发明的第三方面，提供了一种用于接收表示多个符号的数据比特位流的通信装置，该装置包括如上所述的解交织器。

从以下描述的实施例中，本发明的这些及其他方面将是显然的，并且参照这些实施例来阐述本发明的这些及其他方面。

附图说明

现参考下列附图仅通过示例的方式描述本发明，附图中：

图1是传统三级交织器的框图；

图2是示出用在交织器中的数据-速率相关参数的表格；

图3(a)、图3(b)和图3(c)示出解交织器针对不同deintv_type值的初始输出地址；

图4(a)、图4(b)和图4(c)示出解交织器针对不同deintv_type值的初始输出地址中的符号比特位；

图5是用于根据本发明的一个解交织器的结构框图；

图6示出了根据本发明的符号内预处理单元的框图；

图7(a)至图7(g)示出当deintv_type＝1时预处理单元的操作；

图8(a)至图8(f)示出当deintv_type＝2时预处理单元的操作；

图9(a)至图9(g)示出当deintv_type＝3时预处理单元的操作；

图10是示出根据本发明的读/写地址产生器的操作的流程图；

图11是说明根据本发明的针对deintv_type、outer_cnt以及符号下标的各种组合的pref_en值；

图12是根据本发明的符号间(inter-symbol)后续处理单元的框图；以及

图13(a)-图(d)示出根据本发明的符号间后续处理单元的操作。

具体实施方式

虽然本发明将参考根据来自上述多频带OFDM联盟的“多频带OFDM物理层规范”的超宽带网络进行描述，但将理解到，本发明适用于其中使用多级交织的其它通信网络。

在本发明的下列描述中，假设将被发送的数据已被利用参考图1和公式(1)、(2)和(3)时描述过的三级交织方案交织过，数据是在6个符号、或3个符号(上述公式被相应地修正)上交织的。

在示例的网络中，存在能被使用的9个可能的数据速率：39.4Mb/s、53.3Mb/s、80Mb/s、106.7Mb/s、160Mb/s、200Mb/s、320Mb/s、400Mb/s和480Mb/s。数据速率39.4Mb/s是只用于数据包头的数据速率。使用在上述交织方案中的参数N_TDS、N_Tint、N_cyc和N_CBPS完全取决于在进行交织时使用的数据速率。图2是表示针对参数的示例值的表格。

已经认识到，从交织器输出的符号数据比特位的次序可根据该交织器用来交织数据比特位流的数据速率和其它参数而被分类为3个主要类型。因此，根据本发明定义一个新的参数deintv_type，并且deintv_type的值基于被用来发送该数据流的数据速率。当数据速率是39.4Mb/s、53.3Mb/s以及80Mb/s时，参数deintv_type具有的值是1，当数据速率是106.7Mb/s、160Mb/s、以及200Mb/s时，参数deintv_type具有的值是2，当数据速率是320Mb/s、400Mb/s、以及480Mb/s时，参数deintv_type具有的值是3。图2示出了deintv_type的值。

用在发送器进行的交织中的符号数被表示为M，并且针对小于200Mb/s的数据速率来说具有值M＝0，...，2，而针对大于320Mb/s的数据速率来说具有值M＝0，...，5(M值的范围也在图2的表格中示出)。假设以一种连续方式将输入数据写入解交织器结构中，则来自第M个符号的软比特位(soft bit)将被写入地址N*M至N*(M+1)-1，其中N＝N_CBPS。

图3(a)、图3(b)、图3(c)、图4(a)、图4(b)和图4(c)示出了针对不同的deintv_type值在一个解交织器处接收到的交织符号比特位的自然次序。具体地说，图3(a)、图3(b)和图3(c)分别示出了针对deintv_type＝1、2和3的数据比特位的次序以及数据比特位如何虚拟地存储在解交织器的存储器中。第M个符号的第m个比特位被表示为sym_M，m。图4(a)、图4(b)和图4(c)示出了在虚拟存储器地址中的数据比特位的次序。

在一个优选实施例中，通过除2将虚拟地址映射至一个物理地址，两个数据比特位可被存储在一个物理存储器位置中。

能够从图3(a)、3(b)和3(c)中看到，输出地址中有三种模式。

(i)第一模式为：来自每一符号的数据被以循环方式输出。例如，输出将是sym_0，m、sym_1，m、sym_2，m、sym_0，m+1、sym_1，m+1、sym_2，m+1等。这是由于在发送器中的符号交织单元4的缘故。

(ii)如果从第一输出地址开始将来自同一个符号的两个连续的输出地址分组在一起，则能够看出：针对大部分的组，对于39.4Mb/s、53.3Mb/s和80Mb/s的数据速率来说，地址间隙是10，而对于大于80Mb/s的数据速率来说，地址间隙是20。例如，图3(a)中的syrn_0，0和sym_0，1之间的地址间隙是10。这是由于发射机中的符号内音调交织块6的缘故。

(iii)在(ii)中描述的模式可能偶然被中断，但在这些情况中，可用另一模式。在此，两个连续的取样具有的下标为m，(m+gap)-M*N。图3(b)示出了这种情况，其中两个连续的数据比特位的地址是588(sym_2，6)和408(sym_2，7)。这是由于在发送器中的循环移位单元8的缘故。

作为上述考量的结果，提供图5所示的解交织器10。解交织器10包括一个符号内预处理单元12，该预处理单元12通过把数据流重新排序成段落(ii)中的模式来预处理输入的交织数据流。该符号内预处理单元12具有到多路分解器14的输出端，多路分解器14把经预处理的数据流有选择地输出到第一存储器16或第二存储器18。在一个最佳实施例中，该第一和第二存储器16、18可以是双端口随机存取存储器。读/写地址产生器20确定在第一和第二存储器16、18中的将要写入或从其读出数据的位置。多路复用器22连接到所述第一和第二存储器16、18的输出端，有选择地把存储器16、18之一的输出传送至符号间后续处理单元24。该符号间后续处理单元24把从多路复用器22所选择的各个存储器16或18接收到的数据重新排序为图3(a)或图3(c)中的模式。此种结构使得可以同时执行符号和比特位的解交织。

解交织器10优选地包括控制装置，该控制装置根据包数据的包头中的数据速率的指示来确定用于输入传输的deintv_type的值。在某些实施例中，此包头是PLCP包头。

任何时候都是存储器16或18的一个负责写入在输入数据流中接收到的软比特位，而另一个负责读出存储在其中的软比特位。在6个OFDM符号周期之后，存储器16、18交换任务。在一个最佳实施例中，其中每一存储位置都存储两个数据比特位，存储器16、18的每一个都有3*N_CBPS个存储器位置，一个位置用于6个符号中的一对数据比特位。

图6示出了根据本发明的符号内预处理单元12的框图。单元12包括三个寄存器阵列：第一主寄存器阵列26、第二主寄存器阵列28和专用寄存器阵列30。第一和第二主寄存器阵列26、28具有标记为R₀至R₁₉的二十个寄存器位置。专用寄存器阵列30具有标记为R₀至R₉的十个寄存器位置。预处理单元12还包括多路分解器32，用于在预处理单元12的输入端接收数据流，并有选择地把该数据流输出到寄存器阵列26、28或30之一。单元12还包括多路复用器34，用于输出来自所选的寄存器阵列26、28和30之一的数据。

符号内预处理单元12具有三种不同操作模式，每种操作模式针对一个deintv_type的可能值。由于频域去扩展的缘故，当deintv_type＝1时，每一时钟周期都会把两个软数据比特位输入到该预处理单元12中。由于解交织器是并行设计，当deintv_type＝2或3时，每一时钟周期都会把四个软比特输入到该预处理单元12中。

图7(a)至图7(g)示出了当deintv_type＝1时该预处理单元的操作。当deintv_type＝1时，仅第一主寄存器阵列26被用于处理输入数据流。因此多路分解器32被控制成将该输入数据流直接送到第一主寄存器阵列26，并且多路复用器34被控制成选择第一主寄存器阵列26用于预处理单元12的输出。当deintv_type＝1时，不使用第二主寄存器阵列28和专用寄存器阵列30。

如上所述，符号内预处理单元12处理输入数据流并根据上述段落(ii)中描述的模式来输出该数据比特位。即，单元12把数据流分组为下标以10相隔的比特位对。

图7(a)-图7(g)均示出了在单个时钟周期结束时该寄存器26的状态。上述示出的寄存器26是将在下一时钟周期中被接收的数据比特位对d_xd_x+1。寄存器26下面示出的数据比特位对d_yd_y+10是在由该图表示的时钟周期期间从寄存器26输出的数据比特位。

图7(a)表明，表示为d₀至d₉的前十个数据比特位已被分别存储在寄存器26的位置R₀至R₉中。在下一时钟周期中，将接收数据比特位d₁₀和d₁₁。应该注意，当deintv_type＝1时，不使用寄存器位置R₁₀至R₁₉。

寄存器26的操作遵循一个模式，以该模式重复每二十个数据比特位的接收操作，或换句话说每十个时钟周期重复该模式操作。

每次在该模式的前五个时钟周期中，当以寄存器26接收新的一对数据比特位时，将先前存储在该寄存器26中的一个数据比特位与该寄存器的该数据比特位对的第一个数据一起直接读出。这一数据比特位的下标将下标比输入数据对中的第一数据比特位小10。在该数据对中的另一数据位被读到该寄存器26中的一个空寄存器位置。

所以如图7(b)所示，输入数据比特位d₁₀与存储在寄存器位置R₀的数据比特位d₀一起被直接读出寄存器26。寄存器位置R₁中的数据比特位d₁被移到寄存器位置R₀，并且输入数据比特位d₁₁被存储在寄存器位置R₁中。做为选择方案(但没示出)，数据比特位d₁可保持在寄存器位置R₁中，并且输入数据比特位d₁₁可被存储在寄存器位置R₀中。无论哪种情况，下标相隔10的一个数据比特位对总是经过多路复用器34和多路分解器14从寄存器26输出到第一或第二存储器16、18之一。在寄存器26中，数据比特位d₁和d₁₁现已被存储在相邻的寄存器位置中。

在图7(c)中，数据比特位d₁₂d₁₃被寄存器26接收。数据比特位d₁₂与存储在寄存器位置R₂的数据比特位d₂一起被直接读出寄存器26。数据比特位d₃移到寄存器位置R₂，并且输入数据比特位d₁₃被存储在相邻的寄存器位置R₃中。

如图7(d)所示，在模式的前五个循环之后，每一对连续的寄存器位置具有各自的数据比特位对存储在其中，数据比特位对具有以10相隔的下标。因此，寄存器位置R₆和R₇具有数据比特位d₇和d₁₇存储在其中，以此类推。

在该模式的最后五个时钟周期中，存储在连续寄存器位置中的数据比特位对被读出寄存器26，并且输入数据比特位的两个比特位都被存储在空出的寄存器位置中。

因此，在图7(e)中，连续寄存器位置R₀和R₁中的数据比特位d₁和d₁₁被分别读出寄存器26而到该第一或第二RAM 16、18之一，并且该输入的数据比特位对d₂₀和d₂₁被存储在新空出来的寄存器位置R₀和R₁中。这一处理的继续在图7(f)中示出。

图7(g)示出了在该模式的第十时钟周期之后的寄存器26的状态。因此，连续的数据比特位d₂₀至d₂₉已被存储在分别的寄存器位置R₀至R₉中，并且数据比特位d₀至d₉均已与一个下标大10的相应数据比特位一起被读出该寄存器26。能够看出图7(a)的寄存器26的状态对应于图7(g)中寄存器26的状态。因此，输入数据流的剩余部分重复这种十个时钟周期的模式。

图8(a)至图8(f)示出了当deintv_type＝2时的预处理单元12的操作。如当deintv_type＝1时那样，仅该第一主寄存器阵列26被用于处理输入数据流。当deintv_type＝2时，不使用该第二主寄存器阵列28和专用寄存器阵列30。

如上所述，该符号内预处理单元12处理输入数据流并根据上述段落(ii)中描述的模式来输出该数据比特位。因此，该单元12把数据流分组为比特位的数据对，其下标相隔20。

当deintv_type＝2时，为了减少为了说明预处理单元12的操作所需的附图数目，图8(a)-图8(f)均示出在一个时钟周期结束时的寄存器26的状态。当解交织器10并行设计时(这将允许时钟速度被降低，例如从528MHz降低至264MHz)，每一个时钟周期都将有四个软数据比特位被输入到预处理单元12，并且寄存器26上方示出的是将在下一时钟周期中被接收的两个数据比特位对d_xd_x+1d_x+2d_x+3。示出在寄存器26下方的数据比特位d_yd_y+20d_y+2d_y+22的两个数据对是在由该图所表示的时钟周期期间从寄存器26输出的数据比特位。

图8(a)表明，表示为d₀至d₁₉的前二十个数据比特位已被分别存储在寄存器26的位置R₀至R₁₉中。在下一时钟周期中，将接收数据比特位d₂₀、d₂₁、d₂₂和d₂₃。

如同在deintv_type＝1时那样，寄存器26的操作遵循一个设置的模式，每接收四十个数据比特位重复一次该模式，即换句话说，以每十个时钟周期重复该模式。

每次在该模式的前五个时钟周期中，当以寄存器26接收新的四个数据比特位时，将先前存储在该寄存器26中的两个数据比特位与该寄存器的四个数据比特位的数据对的第一个和第三个数据一起直接读出。这些数据比特位的下标将比输入的四个数据比特位中的第一和第三数据比特位小20。该四个数据比特位中的其它两个数据比特位被读到寄存器26中的空寄存器位置。

如图8(b)所示，输入数据比特位d₂₀和d₂₂被分别与存储在寄存器分别位置R₀和R₂的数据比特位d₀和d₂一起直接读出寄存器26。分别的寄存器位置R₁和R₃中的数据比特位d₁和d₃被移到寄存器位置R₀和R₂，并且把输入数据比特位d₂₁和d₂₃分别存储在寄存器位置R₁和R₃中。做为选择(但没示出)，数据比特位d₁和d₃可分别保留在寄存器位置R₁和R₃中，而输入数据比特位d₂₁和d₂₃能被分别存储在寄存器位置R₀和R₂中。无论哪种情况，下标相隔20的两个数据比特位对在每一个时钟周期都经过多路复用器34和多路分解器14从寄存器26输出到第一或第二存储器16、18之一。在寄存器26中，数据比特位d₁和d₂₁以及d₃和d₂₃现已被存储在相邻的寄存器位置中。

这一处理的继续在图8(c)中示出。图8(d)示出在五个时钟周期后的寄存器26的状态。每一对寄存器位置都具有各自的数据比特位对存储在其中，这些数据比特位的下标相隔20。因此，寄存器位置R₆和R₇具有数据比特位d₇和d₂₇存储在其中，以此类推。

在该模式的最后五个时钟周期中，存储在连续寄存器位置中的两个数据比特位对被读出寄存器26，并且输入数据比特位的全部四个比特位都被存储在空出的寄存器位置。

因此，在图8(e)中，连续寄存器位置R₀和R₁中的数据比特位d₁和d₂₁被分别读出寄存器26而到达该第一或第二RAM16、18之一，并且该输入的数据比特位对d₄₀和d₄₁被存储在新空出来的寄存器位置R₀和R₁中。当寄存器26的状态如图8(f)所示时，将继续这一处理过程，直到该模式中的第十时钟周期为止。

在该模式的第十时钟周期之后，已在分别的寄存器位置R₀至R₁₉中存储了连续的数据比特位d₄₀至d₅₉，将数据比特位d₀至d₁₉分别与下标大20的相应数据比特位一起读出寄存器26。能够看出图8(f)中的寄存器26的状态对应于图7(a)中的寄存器26的状态。因此，输入数据流的剩余部分重复这种二十个时钟周期的模式。

图9(a)至图9(g)示出了当deintv_type＝3时的预处理单元12的操作。

根据Wimedia PHY规范，当数据速率高于320Mb/s时，即当deintv_type＝3时，使用双载波调制。在一个双载波调制器中，把两百个输入比特位分为五十个组(每组为四比特位)，在两个子载波上进行调制。在该双载波解调器(图5中没示出)，也对输出比特位分组。根据包括比特位d₀、d₁、d₂，...的一个数据流，以d₀、d₁、d₅₀、d₅₁、d₂、d₃...的次序从该双载波解调器输出数据流。

如在deintv_type＝1或2时那样，该符号内预处理单元12处理输入数据流并根据上述段落(ii)中描述的模式来输出该数据比特位。因此，该单元12把数据流分组为比特位对，其下标相隔20。

然而，作为deintv_type＝3时的双载波解调器的操作结果，为了分组该数据比特位所需的处理要比deintv_type＝1或2所需的处理更复杂。因此，符号内预处理单元12使用第一主寄存器阵列26、第二主寄存器阵列28和专用寄存器阵列30来处理该输入数据流。

当deintv_type＝3时，为了减少为了说明预处理单元12的操作所需的附图数，图9(a)-图9(g)都示出在每十个时钟周期结束时的寄存器26、28和30的状态。示出在寄存器26、28和30上方的二十个数据比特位对d_xd_x+1，是每一个时钟周期将被输入到预处理单元12的四个软数据比特位。由于上面提到的该双载体解调器的输出特性的缘故，这四十个数据比特位将不被连续编号(即它们将不是d_x...d_x+40的次序)。示出在寄存器26、28和30下方的二十对数据比特位d_yd_y+20是在由该图所表示的十个时钟周期期间从那些寄存器输出的数据比特位。

图9(a)示出表示为d₀至d₁₉以及d₅₀至d₅₉的前四十个数据比特位，它们已被预处理单元12接收，并且已由多路分解器32传递至第一主寄存器阵列26、第二寄存器阵列28和专用寄存器阵列30的适当位置。数据比特位d₀至d₁₉已被分别存储在第一主寄存器阵列26中的位置R₀至R₁₉中，数据比特位d₅₀至d₅₉已被分别存储在第二主寄存器阵列28中的位置R₀至R₉中，并且数据比特位d₆₀至d₆₉已被分别存储在专用寄存器阵列30中位置R₀至R₉中。在随后的十个时钟周期中，将接收数据比特位d₂₀...d₃₉以及d₇₀...d₈₉。

如图9(b)所示，与被存储在分别偶数编号的寄存器位置R₀、R₂...R₁₈中的分别具有偶数下标的数据比特位d₀、d₂...d₁₈一起，具有偶数下标的d₂₀、d₂₂...d₃₈的输入数据比特位被直接读出寄存器26。在分别奇数编号寄存器位置R₁、R₃...R₁₉中的具有奇数下标的数据比特位d₁、d₃...d₁₉被移到新的空出的偶数编号的寄存器位置R₀、R₂、...R₁₈中，并且具有奇数下标的输入数据比特位d₂₁、d₂₃...d₃₉被存储在该第一主寄存器阵列26的分别位置R₁、R₃...R₁₉中。做为选择(但是没示出)，第一主寄存器阵列26中的具有奇数下标的数据比特位可能保留在其分别的寄存器位置中，并且具有奇数下标的输入数据比特位d₂₁、d₂₃...d₃₉可能被存储在分别偶数编号的寄存器位置R₀、R₂...R₁₈中。无论哪种情况，下标相隔20的两个数据比特位对在每一个时钟周期都经过多路复用器34和多路分解器14从寄存器26输出到第一或第二存储器16、18之一。在寄存器26中，每一个数据比特位都被存储成邻接其下标与该第一数据比特位差20的一个数据比特位。

除了上述第一主寄存器阵列26的操作之外，与被存储在寄存器28中的分别偶数编号的寄存器位置R₀、R₂...R₈中的分别的数据比特位d₅₀、d₅₂...d₅₈一起，输入数据比特位d₇₀、d₇₂...d₇₈被直接读出该第二主寄存器阵列28。在分别奇数编号的寄存器位置R₁、R₃...R₉中的数据比特位d₅₁、d₅₃、...d₅₉被移到寄存器28中新空出的偶数编号的寄存器位置R₀、R₂...R₈中，并且输入数据比特位d₇₁、d₇₃、...d₇₉被存储在分别的位置R₁、R₃...R₉中。其余的输入数据比特位d₈₀、...d₈₉被存储在第二主寄存器阵列28的寄存器位置R₁₀、...R₁₉中。

如图9(c)-图9(g)所示的继续处理，每一个时钟周期中都有两个连续数据比特位对被写入寄存器26、28或30之一，并且其下标差为20的两个数据比特位对被从寄存器26、28、或30之一读出，直到输入数据流的全部都已被处理为止。应该指出，由于解交织器的输入处的多个符号之间有间隙，所以图9(f)和图9(g)中的指示的寄存器位置被保持清空，直到当前符号的两百个比特位都被处理过为止。

在一个可选实施例中，在双载波解调器之后或之中如果有重新排序块，则该数据流将能以自然顺序(即d₀、d₁、d₂、d₃、d₄...的顺序)提供至解交织器。因此，对于符号内预处理单元12来说，不必要使用第二主寄存器阵列28或专用寄存器阵列30。相反，预处理单元12的操作将如针对deintv_type＝2的图8(a)-8(f)所示。

如上所述，每一个时钟周期从符号内预处理单元12输出的都是一对数据位，当deintv_type＝1时，该对数据位的下标差是10，当deintv_type＝2或3时，该对数据位的下标差是20。由于该解交织器10的高吞吐量的要求，以及当前存储器(尤其是CMOS)的存取速度的限制，所以由预处理单元12输出的每一对数据比特位都被存储在该第一或第二存储器16、18之一的单个存储器地址中。

如上所述，每次，存储器16、18之一针对六个符号的一个当前符号集从预处理单元12接收并存储数据比特位对，同时存储器16、18的另一个针对已预先存储在该存储器16、18中的六个符号的一个符号集输出数据比特位对。

读/写地址产生器20确定在第一和第二存储器16、18中的将要写入或从其中读出数据的位置。如所述的那样，读/写产生器控制从符号内预处理单元12接收数据比特位对的存储器16、18，使得针对每一个OFDM符号的比特位都被存储在该存储器16、18的适当地址。

当deintv_type＝1时，根据下列公式来确定针对第一或第二存储器16、18中的第M个符号中的数据比特位d_xd_x+10的写地址：

$2\mathrm{Mod}(x,20)+20\mathrm{Floor}\left(\frac{x}{20}\right)+100M---\left(4\right)$

其中Mod(x，y)是取模运算符函数，其当y除以x时，其返回非负的整数余数，而Floor(z)是底函数，其返回小于或等于它的自变量值的最大整数值。

当deintv_type＝2或3时，根据下列公式来确定针对第一或第二存储器16、18中的第M个符号中的数据比特位d_xd_x+20的写地址：

$\mathrm{Mod}(x,40)+20\mathrm{Floor}\left(\frac{x}{40}\right)+100M---\left(5\right)$

然而，产生将被读出的数据的读地址的读地址发生器是更复杂的。

本质上说，地址产生器20使用了一种预取出机制来处理交织器的第三级中的循环移位。当针对当前OFDM符号启动预取出处理时，该对应存储器位置被首先预取出，并且在传到符号间后续处理单元24之前以通常方式与随后的数据结合。

同时，不同的地址计数器(addr0、addr1、addr2、addr3、addr4、addr5)被用于促进该读出地址的产生。基本上，每个地址计数器负责一个OFDM符号，该OFDM符号被置于分别的存储器16、18中的一个连续部分中，并且在通常操作期间，每一地址计数器都以一个确定值递增。一旦该地址计数器达到该存储器部分(即其中存储了OFDM符号的该存储器16、18的部分)的边界值，该地址值将在该存储器部分之内环绕。该读出地址产生最好由使用内循环和外循环的双循环计数器来控制。当内循环计数inner_cnt达到一个确定的阈值时，其被复位至零，并且该外层循环计数outer_cnt被递增1。

现将参考图10详细描述该地址产生器20的操作。在步骤101中，执行初始化。将参数inner_cnt和outer_cnt置零。六个地址计数器：addr0、addr1、addr2、addr3、addr4、addr5，被初始化为零。确定初始地址值init_addr0、init_addr1、init_addr2、init_addr3、init_addr4、和init_addr5，这些初始地址值表示其中存储了针对各个OFDM符号的数据比特位的存储器16、18的连续扇区中的第一地址。针对每一OFDM符号设置参数pref_en，该参数指示是否针对该符号启动预取出操作。该参数pref_en被初始设置为禁止。

在步骤103中，地址计数器的前三个，addr0、addr1和addr2，被分别设置为起始地址值init_addr0、init_addr1和init_addr2。如果deintv_type＝3，则第四、第五和第六地址计数器addr3、addr4、addr5被分别设置为起始地址值init_addr3、init_addr4、和init_addr5。

在步骤105中，针对其pref_en是高值的每一OFDM符号来预取出一个存储器位置中的数据比特位对。从由适当init_addr指示的地址中获得这些数据比特位。

在步骤107中，分别根据addr0和addr1的值读出针对符号0和1的存储器位置。

在步骤109中，addr0的值被递增20，并且如果addr1的现行值小于180的话，则addr1的值被递增20。否则，addr1的值被递减80。

在步骤111中，确定是否deintv_type＝3。如果deintv_type＝1或2，则处理进入步骤113，在步骤113中根据addr2的值读出针对符号2的存储器位置。在跟随步骤113的步骤115中，如果addr2的现行值小于280，则把addr2的值递增20，否则addr2的值递减80。处理进入步骤117。

在步骤111，如果确定deintv_type＝3，则处理进入步骤119，其中分别根据addr2、addr3、addr4和addr5的值读出针对符号2、3、4和5的一个存储器位置。在跟随步骤119的步骤121中，如果addr2的现行值小于280，则把addr2的值递增20，否则addr2的值递减80。如果addr3的当前值小于380，则addr3的值被递增20，否则，addr3的值被递减80。如果addr4的当前值小于480，则addr4的值被递增20，否则，addr4的值被递减80。如果addr5的当前值小于580，则addr5的值被递增20，否则，addr5的值被递减80。处理进入步骤117。

在步骤117中，确定inner_cnt的值是否为4。如果inner_cnt的值不是4，则处理过程进入步骤123，在步骤123中，递增inner_cnt的值。在递增inner_cnt值之后，处理过程返回步骤107，并根据针对addr0和addr1的现行值读出针对符号0和1的存储器位置。

如果inner_cnt的值为4，则处理过程进入步骤125，其中确定outer_cnt是否为19。如果outer_cnt的值是19，则完成针对这六个OFDM符号的处理过程，并且该处理过程返回初始化步骤101，针对随后的符号重复处理过程。如果outer_cnt不是19，则处理进入步骤127。

在步骤127中，如果deintv_type＝1，则outer_cnt的值递增1，并且init_addr0、init_addr1、init_addr2的值递增1。

如果deintv_type＝2，则outer_cnt的值递增2，并且init_addr0、init_addr1、init_addr2的值递增2。

如果deintv_type＝3，则outer_cnt的值递增1，并且init_addr0、init_addr1、init_addr2、init_addr3、init_addr4和init_addr5的值递增1。

在全部三种情形中，inner_cnt均被置零。

处理随后转到步骤129，其中基于针对每个OFDM符号的outer_cnt的现行值来更新pref_en的值。图11中的表示出了针对deintv_type、outer_cnt和当前符号的下标的各种可能组合的pref_en的值。

在pref_en值已被更新之后，处理返回步骤103，其中地址计数器被设置为分别的init_addr的值。

如上所述，从选择存储器16、18输出的数据比特位通过多路复用器22，传送到符号间后续处理单元24。图12是根据本发明的后续处理单元24的框图。该符号间后续处理单元24执行符号解交织，以便反向执行图1所示的符号交织单元4的操作。后续处理单元24包括具有分别编号为R₀、R₁、...R₁₁的十二个位置的寄存器阵列36，以及用于控制寄存器阵列36的操作的控制器38。

如提到的那样，两个数据比特位被存储在存储器16、18的各自的存储器地址，使得每一时钟周期都有两个数据比特位从存储器16、18之一输出到后续处理单元24。由于预处理单元12的操作，这些数据比特位是来自同一个符号的连续的数据比特位。然而，仅一个软数据比特位被存储在寄存器阵列36的每一个寄存器位置中。

后续处理单元24重新排序这些数据比特位对，使得后续处理块的输出匹配期望的解交织模式(即6/TSF符号以循环方式输出其解交织的比特位)，其将是发射机中提供给交织器2的数据比特位的模式。

图13(a)-图13(d)示出了根据本发明的该符号间后续处理单元24的操作。阴影的寄存器位置指示其中存储了有效数据。无阴影的寄存器位置是可用于接收数据的寄存器位置。如图13(a)所示，数据比特位被写到寄存器位置R₀、R₁、R₂和R₃中。

随后，如图13(b)所示，伴随存储在寄存器位置R₄和R₆中的任何数据比特位一起，读出寄存器位置R₀和R₂中的数据比特位。新的数据比特位被写入到寄存器位置R₄、R₅、R₆和R₇。要理解到，读取存储在寄存器位置R₄和R₆中的比特位的操作发生在把新比特位写到那些寄存器位置的操作之前。实际上，这些操作将在同一个处理器时钟周期中出现。

随后，如图13(c)所示，伴随存储在寄存器位置R₈和R₁₀中的任何数据比特位一起，读出寄存器位置R₁和R₃中的数据比特位。新的数据比特位被写入到寄存器位置R₈、R₉、R₁₀和R₁₁。

随后，如图13(d)所示，在寄存器位置R₅、R₇、R₉和R₁₁中的数据比特位被读出该寄存器。按照数字次序，即按照R₅、R₇、R₉然后R₁₁的次序，存取这些寄存器位置。新的数据比特位被写入到寄存器位置R₀、R₁、R₂和R₃。随后从图13(b)开始向前重复处理。

因此，如能够从上述后续处理单元24的操作中看到的那样，来自同一个符号的连续数据比特位对被分离以便从解交织器10输出。

因此，由于根据本发明的解交织器结构使用了寄存器和存储器的组合，所以该解交织器简单、易于设计和实施。如果用于交织该数据流的方案被以任何方式改进，或如果使用可选的交织方案，则通过改变寄存器阵列的地址产生部分的操作就能容易地适配该解交织器。通过修改使用在该解交织器10中的存储器16、18的大小，就能容易地适应符号的大小的改变。

如上所述，虽然已经描述的本发明参考了根据多频带OFDM联盟发布的多频带OFDM物理层规范1.0版的超宽带网络，但本发明可应用到使用多级交织来保护在两个装置间的数据通信的任何其它系统。例如，本发明还适用于无线、移动和卫星通信系统、光和磁-光存储系统以及硬盘和数字带存储系统。

虽然本发明已被示出并且以附图和前面的说明所详细描述，但这种说明以及描述是为了举例说明或示例而非限制；本发明不局限于所公开的实施例。

在实践请求保护的本发明的过程中，从附图、公开内容以及所附的权利要求书的研究中，本领域技术人员将能够理解和实现对公开实施例的其他变更。在权利要求中，“包含”并不排除其它单元或步骤，并且“一个”并不排除多个。单一的处理器或另一单元可以实现该权利要求中引用的几个选项的功能。仅有的事实，即在相互不同的从属权利要求中叙述某些措施被引用，并不表明这些措施的组合不能被用来提高效果。计算机程序可被存储/分布在适用的介质上，例如连同其他硬件一起提供或作为其他硬件的一部分提供的光存储介质或固态介质，但是也可能以其它形式分发，例如通过互联网或其它有线或无线电信系统分发。权利要求中的任何参考符号都不被解释为对范围的限制。

Claims (12)

1.一种解交织器，用于对表示已使用多级交织方案交织的多个符号的数据比特位流进行解交织，该解交织器包括：

预处理装置，用于将所述数据比特位流中的数据比特位排序成数据比特位对，使得所述数据比特位对中的数据比特位是来自一个符号的连续数据比特位；

至少一个存储器，用于存储成对的数据比特位，使得每一对数据比特位均被存储在所述存储器中的各自的位置上；和

用于所述至少一个存储器的读与写地址产生器，所述读与写地址产生器被用于确定所述至少一个存储器中的将要存储数据比特位对的地址，并且用于确定所述至少一个存储器中的将从中读出数据比特位对的地址；

所述解交织器还包括后续处理装置，用于接收从所述至少一个存储器中的由所述读与写地址产生器确定的地址输出的所存储的数据比特位对，并且用于重新排序数据比特位对，使得所述后续处理装置的输出对应于解交织的符号集；

所述后续处理装置包括寄存器，所述寄存器包括多个寄存器位置，所述寄存器被用于在连续的寄存器位置上存储所述数据比特位对，并以不连续顺序从该数据比特位对中输出所述数据比特位。

2.如权利要求1所述的解交织器，还包括控制装置，该控制装置用于确定数据比特位流的数据速率，以及用于根据所确定的数据速率来调节所述预处理装置和读与写地址产生器的操作。

3.如权利要求1或2所述的解交织器，其中：所述预处理装置包括至少一个寄存器，所述至少一个寄存器受控存储数据比特位流中的数据比特位，以及输出所述数据比特位对。

4.如权利要求1所述的解交织器，其中所述多级交织方案中的一级包括符号间交织，并且所述后续处理装置被用来对从所述至少一个存储器输出的数据比特位执行符号间解交织。

5.如权利要求1所述的解交织器，其中所述至少一个存储器包括第一存储器和第二存储器，其中所述读与写地址产生器针对来自第一符号集中的存储在第一存储器中的数据比特位对产生读出地址，并且针对来自第二符号集中的将被写入第二存储器中的数据比特位对产生写入地址。

6.如权利要求5所述的解交织器，其中：当来自第一符号集的每一对数据比特位均已被从所述第一存储器中读出，并且来自所述第二符号集的每一对数据比特位均已被写入所述第二存储器中时，所述读与写地址产生器针对来自第二符号集中的存储在所述第二存储器中的数据比特位对产生读出地址，并且针对来自第三符号集中的将被写入所述第一存储器中的数据比特位对产生写入地址。

7.如权利要求1所述的解交织器，其中所述读与写地址产生器包括针对所述多个符号中的每个符号的各自的地址计数器，用于指示所述至少一个存储器中的将从中读出数据比特位对的地址。

8.如权利要求7所述的解交织器，其中所述多级交织方案中的一级包括循环移位，并且其中所述读与写地址产生器被用于针对一个符号从所述至少一个存储器中有选择地预先提取一对数据比特位，以便与根据各自的地址计数器从所述至少一个存储器读出一对数据比特位组合。

9.如在先权利要求之一所述的解交织器，其中所述解交织器被用在超宽带系统中。

10.如权利要求9所述的解交织器，其中所述多级交织方案包括符号交织、符号内音调交织以及符号内循环移位。

11.一种用于超宽带系统中的装置，包括如权利要求10所述的解交织器。

12.一种通信装置，用于接收表示多个符号的数据比特位流，所述装置包括权利要求1所述的解交织器。

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