CN101453302A

CN101453302A - 解交织器、数据传输系统中的数据交织/解交织实现方法

Info

Publication number: CN101453302A
Application number: CNA2008102413643A
Authority: CN
Inventors: 张薇; 何光华; 李顺方; 唐焰
Original assignee: Shenzhen State Micro Technology Co Ltd
Current assignee: Guowei Group Shenzhen Co ltd
Priority date: 2008-12-19
Filing date: 2008-12-19
Publication date: 2009-06-10
Anticipated expiration: 2028-12-19
Also published as: CN101453302B

Abstract

本发明公开一种数据传输系统中的数据交织/解交织实现方法，其特征在于，包括：将用于完成交织/解交织的单个SPRAM分成的多个存储块构成，每个存储块按预定的基本存储单元进行存储空间的重新排列；根据基本存储单元的排列方式确定数据写入至多个存储块构或从多个存储块构读出时的地址排列方式，由写地址产生模块或读地址产生模块按地址排列方式分别产生写操作的写地址或读操作的读地址，按时序要求对数据进行写操作或读操作实现数据交织/解交织。本发明还公开一种解交织器。根据本发明的方法，对于要求设计大型数据的块分组交织器/解交织器时，不但能够节省面积，有效地提高数据吞吐量，还能较好的兼顾数据传输速度。

Description

解交织器、数据传输系统中的数据交织/解交织实现方法

技术领域

本发明涉及数字信号传输的技术，特别涉及一种移动多媒体广播(China MobileMultimedia Broadcasting，CMMB)传输系统中采用分割大块RAM来对大容量数据进行交织/解交织的实现方法，以及一种解交织器。

背景技术

典型的数据传输系统包括发射机和接收机。由发射机对数据进行调制、编码并发射。调制往往是将数字信号进行编码，并加入必要的辅助信息，例如：同步信号、导频信号等；编码后的数字信号经过信道形成基带信号后，通过上变频被调制到相应的频带上进行发射。而接收机接收信号之后，通过调谐器将高频信号转换到基带后经过数模转换器得到数字信号。

然而，信号在信道传输过程中产生错误是不可避免的。在实际信道中产生的错误往往是突发错误或是突发错误与随机错误并存，如果首先把突发错误离散成随机错误，然后再去纠正随机错误，那么系统的抗干扰性能就会进一步得到提高。因此，交织器/解交织器被引入并用于数据传输系统中。交织器的作用是将比较长的突发错误或多个突发错误离散成随机错误，即把错误离散化。

通常交织器按交织方式可分为交织深度固定的交织器(如分组交织器和卷积交织器)和交织深度不断变化的随机交织器。其中，分组交织又称矩阵交织或块交织，编码后的码字序列被按行填入一个大小为m×n的矩阵，矩阵填满以后再按列输出。同样，接收机的解交织器将接收到的信号按列填入m×n的矩阵，填满后按行读出，然后送往解码器正常解码。这样，信道中的连续突发错误被解交织器以m个比特为周期进行分隔、再送往解码器，如果这m个错误比特处于信道编码的纠错能力范围内，则达到了消除错误突发的目的。

为了对抗信道中的冲击噪声干扰，以及配合信道编码，移动多媒体广播传输系统也对数据进行了交织化处理，在发射端采用384×360的大容量块交织器，经过编码后的二进制序列按照从上到下的顺序一次写入块交织器的每一行，直至填满后再从左至右按列依次输出；根据发射机的交织参数设计，因此在接收机的解交织器设计为384行、360列的列入、行出的解交织器，如下式：

其中M_b＝384，I_b＝360。

移动多媒体广播传输系统中信道编码和解码电路中的数据交织、解交织部分在技术上并不复杂。交织器的设计主要是根据协议规定的数据块的大小进而确定一次性接收的数据量，开辟一块足够大的存储空间的大容量RAM来容纳传输中数据量，按照某种特定的方式把数据填入RAM并按特定的方式把数据从RAM读出。但是，如此设计的交织器需要占据很大的芯片面积，使实现成本较高；另外，因为大容量数据写入、读出存储空间往往要耗费很多时钟周期，这样会导致数据的吞吐量过小；且为了保证系统的正常工作，往往还需要在RAM后面再设计一个数据缓存器，来保证系统数据的吞吐量。

发明内容

本发明提出一种移动多媒体广播传输中采用分割大块RAM来对大容量数据进行交织/解交织的实现方法，以及一种解交织器，根据本发明的方法，对于要求设计大型数据的块分组交织器/解交织器时，不但能够节省面积，有效地提高数据吞吐量，还能较好的兼顾数据传输速度。

为解决本发明的技术问题，本发明公开一种数据传输系统中的数据交织/解交织实现方法，包括：

将用于完成交织/解交织的单个SPRAM分成的多个存储块构成，每个存储块按预定的基本存储单元进行存储空间的重新排列；

根据基本存储单元的排列方式确定数据写入至多个存储块构或从多个存储块构读出时的地址排列方式，由写地址产生模块或读地址产生模块按地址排列方式分别产生写操作的写地址或读操作的读地址，按时序要求对数据进行写操作或读操作实现数据交织/解交织。

优选的，所述交织方式为384 x 360 x 6，所述单个SPRAM的存储空间大小为408 x 360 x 6；所述存储块的数量为3，且每个存储块的存储空间为8192，位宽为36。

优选的，所述的3个存储块具有相同的地址线；根据CS选择信号的不同来选中不同的存储块，对3个不同的存储块进行相同地址的读操作或写操作。

优选的，所述基本存储单元的存储空间对应于所述单个SPRAM中的3行6列所能容纳的数据量，且所述基本存储单元中每连续的2列分别属于所述3个的存储块。

优选的，进行写操作时一次性写入36比特的数据，对应的写地址为2个基本存储单元的第一列，但其地址应位于2个不同的存储块之中。

优选的，写地址所属的两个基本存储单元由CS选择信号选中，并且写入的数据位于同一个地址空间内，以便写信号选中特定位的存储空间。

优选的，由读写优先控制电路根据后端处理模块发出的busy信号决定是否对所述存储块进行数据输入操作和数据输出操作。

优选的，由输入控制电路和输出控制电路动态调整存储块的数据位宽。

另外，本发明还包括一种解交织器，包括：用于存储解交织数据的存储器；分别产生读地址或写地址对存储器进行读操作或写操作的读地址产生模块和写地址产生模块，其均通过选择电路连接所述存储器；所述存储器是由单个SPRAM分成的多个存储块构成，每个存储块按预定的基本存储单元进行存储空间的重新排列，且根据基本存储单元的排列方式确定数据写入至多个存储块构或从多个存储块构读出时的地址排列方式，由写地址产生模块或读地址产生模块按地址排列方式分别产生写操作的写地址或读操作的读地址，按时序要求对数据进行写操作或读操作实现数据解交织。

与现有技术相比，本发明具有如下有益效果：

1、本发明将传统存储大容量数据的整体RAM进行分割，在进行读、写操作交叠的时刻，不必等待全部数据都写满或者全部数据都读出整体RAM就可以进行下一个读或写操作，有效提高了大容量数据传输下的分组交织器的数据处理速度；

2、本发明在考虑到传统设计中存储大容量数据的整体RAM，传输的数据每次写入或读出传统的整体RAM要比分割后的RAM的数据量小很多，这样就可以明显的提高数据的吞吐量；

3、本发明是在考虑到能容纳所有传输数据量的整体大容量RAM，在做成专用集成电路芯片时要占用很大的芯片面积，很不经济的情况提出的，按照设计所需的要求，可以将整体大容量块RAM分割为若干小块，因此，在兼顾速度的情况下，根据集成电路设计理论，采用本发明的方法设计存储器，面积能有效地减少，可以节约设计成本并且减小芯片的面积，这对增加市场竞争力有大的帮助；

4、本发明是在考虑到传统设计中常常会需要在交织器的后面设计一个数据缓存器，来保证系统能满足数据传输的速度和数据的大容量吞吐量的情况，提出采用分组交织的实现方法，这样就可以省去传统设计中交织器后面的数据缓存器，进一步节约了芯片的设计成本和面积。

附图说明

图1是本发明提出的解交织器的结构示意图；

图2是分块后按基本存储单元组合而成的交织存储分布示意图；

图3是以CMMB为例的地址映射空间分布示意图。

具体实施方式

本发明的核心思想是：将传统设计中所需要开辟的大容量存储空间，按照一定的规则进行分块，确定分块后的每块存储空间的基本存储单元的大小，根据基本存储单元的大小将大容量块存储空间进行分割重排，根据CS选择信号选中所需数据所在块的不同地址空间，对分割后不同的存储空间的相同地址来进行读写操作，从而实现数据交织/解交织。

根据中国移动多媒体广播(China Mobile Multimedia Broadcasting，CMMB)传输协议的规定，在整个信道解调芯片的设计中必须要设计比特解交织器。

如图1所示，为本发明提出的解交织器的结构示意图。其中，将解交织所需存储器由之前的单个单口随即动态存储器(Sigle-Port RAM，SPRAM)分割成N个SPRAM，用于完成数据的解交织功能，且SPRAM不能同时进行读写操作，要根据时序要求决定该时刻是读还是写；读地址产生模块、写地址产生模块分别负责SPRAM读地址和写地址的产生；选择电路可以采用混合器(MUX)；读写优先控制电路是根据信道解调芯片中的后端处理模块所发出的busy信号来决定是否暂停当前存储器的输入和输出；输入控制电路和输出控制电路则是作调整进行交织/解交织的数据位宽。

在CMMB传输协议规定，交织器/解交织器采用存储空间为408 x 360 x 6的存储器；针对CMMB传输系统中的解交织器设计而言，本实施例将之前408 x 360 x 6的SPRAM划分为3块存储空间均为8192 x 36的SPRAM1、SPRAM2和SPRAM3；SPRAM1、SPRAM2和SPRAM3共同构成交织器/解交织器的交织/解交织存储空间(如图1的虚线框所示)。其中SPRAM1、SPRAM2、SPRAM3的数据宽度均为36位(本系统中对SPRAM的写操作利用了SPRAM字节使能的功能，36位分6个字节，每个字节的宽度6位(1个软比特)，可以利用SPRAM的字节使控制信号wren特定位进行写操作，wren的位宽为6位，分别对应于6个字节)，地址线相同；若需要对不同的SPRAM1、SPRAM2或SPRAM3中相同地址进行读写操作，则需要根据CS选择信号选中SPRAM1、SPRAM2或SPRAM3之后，方可进行数据的读操作或写操作，最后把数据拼装连接后，将其输出。

另外，根据将单个SPRAM分块后，分成的多个SPRAM1、SPRAM2、...和SPRAMN之后，还需要确定每个存储块所包含的基本存储单元的大小。以CMMB系统为例，若将单个SPRAM分块成3块存储空间均为8192 x 36的SPRAM1、SPRAM2和SPRAM3的存储块，则理论上基本存储单元的大小可以为容纳的数据容量为整个交织器中3行6列的数据数量总和，如图2黑色实线框所示。

例如，第一行地址分别为A0、B0、C0、D0、E0和F0的6列；第二行地址分别为A1、B1、C1、D1、E1和F1的6列；第三行地址分别为A2、B2、C2、D2、E2和F2的6列，共同构成一个基本存储单元。其中，地址A0、B0、A1、B1、A2和B2位于SPRAM1存储块，地址C0、D0、C1、D1、C2和D2位于SPRAM2存储块，地址E0、F0、E1、F1、E2和F2位于SPRAM3存储块之中。并且，每一个小空格(比如，A0，或C1)表示能够存储1个软比特信息，在CMMB数据系统中1个软比特表示为6比特(bits)；当然，每个小空格所能容纳的数据量大小是不固定的，可以根据不同的系统初始设计，设定为不同的值。

并且，如图2所示，例如，地址A0、A1、A2、B0、B1和B2表示36bit的一个存储单元，可以通过wren字节使能信号的方式访问该存储单元中的任何一个地址。

进一步结合图2所示，以CMMB传输系统中的大小为384 x 360的解交织器为例。按照先列入行出，再行入列出的规律，一次先写入36bits的数据(即一次性对一个基本存储单元进行操作)，对应的写地址为A0、A1、A2、A3、A4、A5，而地址A0～A2位于SPRAM1，地址A3～A4位于SPRAM2中，这样CS选择信号就要选中SPRAM1和SPRAM2。另外，在地址空间的分配上，由于地址A0、A1、A2、B0、B1和B2位于同一个地址空间，地址A3、A4、A5、B3、B4和B5位于同一个地址空间，这样就可以通过wren写使能信号选中地址空间中特定的位，从而完成数据的写入操作。同样，读操作跟写操作的方法是类似的。

结合图3所示，下面将以CMMB传输系统为例，具体介绍读、写地址的具体变化规律。

写地址变化如下：

当写信号被拉高时，按列写入(由于可以同时对SPRAM1、SPRAM2和SPRAM3的一个基本存储单元进行读或写操作，本实施例将每个基本存储单元划分为3行6列的存储空间，因此，每次可写入9行数据)。以6列384行为一个块(block)，将384 x 360的交织/解交织存储空间分为60个块。块内部的写基地址不变(写基地址的首地址为0)，但块与相邻的块之间的写基地址相差128；每写完一个块后写基地址加上128，写地址为：写基地址+行偏移地址加上(0，1，2)。每写一次偏移地址加上3，故有：写地址1＝基地址+偏移地址，写地址2＝基地址+偏移地址+1，写地址3＝基地址+偏移地址+2；每写完128次后偏移地址又置为0。在写块内第1列数据时，SPRAM1、SPRAM2和SPRAM3的wren写使能信号设为初始值(wren＝6’b000111)；写第2列数据时，SPRAM1、SPRAM2和SPRAM3的wren写使能信号相应变化(wren＝6’b111000)；写第3列数据时，SPRAM1、SPRAM2和SPRAM3的wren写使能信号与写第1列时一样；写第4列数据时，SPRAM1、SPRAM2和SPRAM3的wren写使能信号与写第2列时一样；以此类推，直至写完所有的60个块之后，写基地址和偏移地址全部置为0，为下一次写做准备。其中，在写每个块内的1、2列数据时，SPRAM1的写地址＝基地址+偏移地址，SPRAM3的写地址＝基地址+偏移地址+2，SPRAM3的写地址＝基地址+偏移地址+1；在写3、4列数据时，SPRAM2的写地址＝基地址+偏移地址，SPRAM1的写地址＝基地址+偏移地址+1，SPRAM3的写地址＝基地址+偏移地址+2；在写5、6列数据时，SPRAM3的写地址＝基地址+偏移地址，SPRAM2的写地址＝基地址+偏移地址+1，SPRAM1的写地址＝基地址+偏移地址+2。

当写信号被拉低时，按行写入(按基本存储单元划分为3行6列的存储空间，且由于可以同时对SPRAM1、SPRAM2和SPRAM3的一个基本存储单元进行读或写操作，因此每次可以写6列)。以每3行384列为一个块(block)，将384 x 360的交织/解交织存储空间分为120个块。对于前360列360行的存储空间的写基地址、写地址和偏移地址的变换规律为：块内部的写基地址保持不变(写基地址的首地址为0)，且块与块之间的写基地址相差1，即每写完一个块后写基地址加上1，写地址＝写基地址+偏移地址；每写一次偏移地址加上128，每写完128次后偏移地址又置为0。在写块内第1行数据时，SPRAM1、SPRAM2和SPRAM3的wren写使能信号设为初值6’b001001；第2行数据时，SPRAM1、SPRAM2和SPRAM3的wren写使能信号变为6’b010010；第3行数据时，SPRAM1、SPRAM2和SPRAM3的wren写使能信号变为6’b100100。对于最后面24列360行的存储空间的写基地址、写地址以及偏移地址的变换规律为：块内部的写基地址保持不变(写基地址的首地址为7680)，且块与块之间的写基地址相差4，即每写完一个块后写基地址加上4，写地址＝写基地址+偏移地址+每写一次偏移地址加上1；每写完4次后偏移地址又置为0；且SPRAM1、SPRAM2和SPRAM3的wren写使能信号的变换和对前面的360列进行写操作时的变换一样。

读地址变化规律：

当读信号被拉高时，按行读出(每次读6行的6个软比特)，以每3行360列为一个块(block)来看，384行就有128个这样的块，定义一个读块基地址、读偏移地址以及读地址。读地址＝读块基地址+偏移地址(读块基地址和读偏移地址首地址都为0)；每读完一个块后，读块基地址加1，读偏移地址复位(为0)；在读块内第1行数据时，分别取SPRAM1、SPRAM2和SPRAM3的第0个软比特和第3个软比特(如图2中的地址A0和B0(对应于SPRAM1)；地址C0和D0(对应于SPRAM2)；地址E0和F0对应于(SPRAM3))拼成一个36bit的数据在送出；在读块内第2行数据时，分别取SPRAM1、SPRAM2和SPRAM3的第1个软比特和第4个软比特(如图2中的地址A1和B1(对应于SPRAM1)；地址C1和D1(对应于SPRAM2)；地址E1和F1(对应于SPRAM3))拼成一个36bit的数据在送出；在读块内第3行数据时，分别取SPRAM1、SPRAM2和SPRAM3的第2个软比特和第5个软比特(如图2中的地址A2和B2(对应于SPRAM1)；地址C2和D2(对应于SPRAM2)；地址E2和F2对应于(SPRAM3))拼成一个36bit的数据在送出。块内的偏移地址每次加128，每读完1列复位1次；读完所有的交织块数据后读块基地址、读偏移地址以及读地址都复位。

而当读信号被拉低时，按列读出(每次读6列的6个软比特)，以每6列360行为一个块(bloack)来看，在一个块内部的读基地址不变(首地址为0)，每次读2个连续的地址(对应于两个不同的内存)，每读3次重复出现每次读的连续地址块对应于相同2个内存块。每读一次偏移地址加上2，读地址1＝基地址+偏移地址，读地址2＝基地址+偏移地址+1。读块内第1列时，每次读的存储空间依次为SPRAM1和SPRAM3(比如地址A0～A5，其中，地址A0～A2属于SPRAM1，地址A2～A5属于SPRAM3)、SPRAM2和SPRAM1(比如地址A6～A11，其中，地址A6～A8属于SPRAM2，地址A9～A11属于SPRAM1)、SPRAM3和SPRAM2(比如地址A12～A17，其中，地址A12～A14属于SPRAM3，地址A15～A17属于SPRAM2)交替出现；分别取每两个连续地址的第0、1、2软比特(如图2中的地址A0、A1和A2(对应于SPRAM1)；地址A3、A4和A5(对应于SPRAM3))拼成一个36bit的数据送出。读块内的第2列数据时，每次读的存储空间依次为SPRAM1和SPRAM3(比如地址B0～B5，其中，地址B0～B2属于SPRAM1，地址B2～B5属于SPRAM3)、SPRAM2和SPRAM1(比如地址B6～B11，其中，地址B6～B8属于SPRAM2，地址B9～B11属于SPRAM1)、SPRAM3和SPRAM2(比如地址B12～B17，其中，地址B12～B14属于SPRAM3，地址B15～B17属于SPRAM2)交替出现。分别取每两个连续地址的第3、4、5软比特(如图2中的地址B0、B1和B2(对应于SPRAM1)；地址B3、B4和B5(对应于SPRAM2))拼成一个36bit的数据送出。读块内的第3列数据时，每次读的存储空间依次为SPRAM2和SPRAM1(比如地址C0～C5，其中，地址C0～C2属于SPRAM2，地址C2～C5属于SPRAM1)、SPRAM3和SPRAM2(比如地址C6～C11，其中，地址C6～C8属于SPRAM3，地址C9～C11属于SPRAM2)、SPRAM1和SPRAM3(比如地址C12～C17，其中，地址C12～C14属于SPRAM1，地址C15～C17属于SPRAM3)交替出现；分别取每两个连续地址的第0、1、2软比特(如图2中的地址C0、C1和C2(对应于SPRAM2)；地址C3、C4和C5(对应于SPRAM1))拼成一个36bit的数据送出。读块内第4列数据时，每次读的存储空间依次为SPRAM2和SPRAM1、SPRAM3和SPRAM2、SPRAM1和SPRAM3交替出现别取每两个连续地址的3、4、5拼成一个36bit的数据送出。读块内第5列数据时，每次读的存储空间依次为SPRAM3和SPRAM2、SPRAM1和SPRAM3、SPRAM2和SPRAM1交替出现；分别取每两个连续地址的第0、1、2软比特(如图2中的地址D0、D1和D2(对应于SPRAM2)；地址D3、D4和D5(对应于SPRAM1))拼成一个36bit的数据送出。读块内第5列数据时，每次读的存储空间依次为SPRAM3和SPRAM2、SPRAM1和SPRAM3、SPRAM2和SPRAM1交替出现别取每两个连续地址的3、4、5拼成一个36bit的数据送出。读块内第5列数据时，每次读的存储空间依次为SPRAM3和SPRAM2、SPRAM1和SPRAM3、SPRAM2和SPRAM1交替出现；分别取每两个连续地址的第0、1、2软比特(如图2中的地址E0、E1和E2(对应于SPRAM3)；地址E3、E4和E5(对应于SPRAM2))拼成一个36bit的数据送出。读块内第6列数据时，每次读的存储空间依次为SPRAM3和SPRAM2、SPRAM1和SPRAM3、SPRAM2和SPRAM1交替出现，分别取每两个连续地址的第3、4、5软比特(如图2中的地址F0、F1和F2(对应于SPRAM3)；地址F3、F4和F5(对应于SPRAM2))拼成一个36bit的数据送出。读最后面的24列数据(图3中右侧灰色部分的存储空间)时，在一个块内部的读基地址不变(如图3所示，首地址为7680)，每次读2个不连续的地址(读地址1＝基地址+偏移地址，读地址2＝基地址+偏移地址+4)，每读6次，每次所属的存储卡的地址重复出现；每读一次偏移地址加上8。

综上，由于本发明采用分割大块RAM实现对大容量数据进行交织/解交织，因此，本发明具有如下有益效果：

并且，根据不同的数据传输系统可以对存储器的分块方式做出适应于其自身系统的调整，不仅仅局限于上述以CMMB传输系统为例的形式，只要为了节约芯片面积而对存储器的分块方式进行的调整，或为了增加数据吞吐量根据不同的数据传输系统可以对地址空间的分配方式做出适应于其自身系统的调整，为了增加数据吞吐量根据不同的数据传输系统可以对数据的封装方式做出适应于其自身系统的调整，都在采用本发明权利要求范围之内。

Claims

1、一种数据传输系统中的数据交织/解交织实现方法，其特征在于，包括：

2、根据权利要求1所述数据传输系统中的数据交织/解交织实现方法，其特征在于，所述交织方式为384x360x6，所述单个SPRAM的存储空间大小为408x360x6；所述存储块的数量为3，且每个存储块的存储空间为8192，位宽为36。

3、根据权利要求2所述数据传输系统中的数据交织/解交织实现方法，其特征在于，所述的3个存储块具有相同的地址线；根据CS选择信号的不同来选中不同的存储块，对3个不同的存储块进行相同地址的读操作或写操作。

4、根据权利要求1所述数据传输系统中的数据交织/解交织实现方法，其特征在于，所述基本存储单元的存储空间对应于所述单个SPRAM中的3行6列所能容纳的数据量，且所述基本存储单元中每连续的2列分别属于所述3个的存储块。

5、根据权利要求4所述数据传输系统中的数据交织/解交织实现方法，其特征在于，进行写操作时一次性写入36比特的数据，对应的写地址为2个基本存储单元的第一列，但其地址应位于2个不同的存储块之中。

6、根据权利要求5所述数据传输系统中的数据交织/解交织实现方法，其特征在于，写地址所属的两个基本存储单元由CS选择信号选中，并且写入的数据位于同一个地址空间内，以便写信号选中特定位的存储空间。

7、根据权利要求1所述数据传输系统中的数据交织/解交织实现方法，其特征在于，由读写优先控制电路根据后端处理模块发出的busy信号决定是否对所述存储块进行数据输入操作和数据输出操作。

8、根据权利要求1所述数据传输系统中的数据交织/解交织实现方法，其特征在于，由输入控制电路和输出控制电路动态调整存储块的数据位宽。

9、一种解交织器，包括：用于存储解交织数据的存储器；分别产生读地址或写地址对存储器进行读操作或写操作的读地址产生模块和写地址产生模块，其均通过选择电路连接所述存储器；其特征在于，所述存储器是由单个SPRAM分成的多个存储块构成，每个存储块按预定的基本存储单元进行存储空间的重新排列，且根据基本存储单元的排列方式确定数据写入至多个存储块构或从多个存储块构读出时的地址排列方式，由写地址产生模块或读地址产生模块按地址排列方式分别产生写操作的写地址或读操作的读地址，按时序要求对数据进行写操作或读操作实现数据解交织。

10、根据权利要求9所述解交织器，其特征在于，所述交织方式为384x360x6，所述单个SPRAM的存储空间大小为408x360x6；所述存储块的数量为3，且每个存储块的存储空间为8192，位宽为36；所述的3个存储块具有相同的地址线；根据CS选择信号的不同来选中不同的存储块，对3个不同的存储块进行相同地址的读操作或写操作。