CN101478003A - 一种基于有序介孔的单电子晶体管及其制备方法 - Google Patents

Abstract

本发明公开了一种基于有序介孔的单电子晶体管及其制备方法，解决目前单电子晶体管量子点尺寸过大、量子点排列无序和量子点隔离性能差的问题。技术方案是基于有序介孔的单电子晶体管由衬底、源极、漏极、栅极、有序介孔层和绝缘层组成，有序介孔层的有序介孔中组装有作为单电子晶体管的量子点的纳米粒子。制备方法是先制备衬底，再制备有序介孔层、源极和漏极，接着制备绝缘层，最后制备栅极。采用本发明所述方法能够制备出尺寸为0.5nm至8nm的量子点，且量子点排列有序，使得本发明所述产品能够在常温下正常工作，且可靠性高，便于大规模制备和集成。

Description

一种基于有序介孔的单电子晶体管及其制备方法

技术领域

本发明涉及单电子晶体管及其制备方法，特别是一种基于有序介孔的单电子晶体管及其利用纳米化学与物理加工方法制备该器件的方法。

背景技术

以金属氧化物半导体场效应晶体管(MOSFET)器件为主流的集成电路一直遵循着摩尔定律迅速发展。当前MOSFET的最小特征尺寸已达到65nm。随着特征尺寸进入纳米量级，MOSFET表现出强烈的量子效应，逻辑功能受到严重挑战。因此，研发纳米尺度下能够正常工作的电子逻辑器件迫在眉睫，已成为集成电路制造领域的研究热点。

单电子晶体管具有尺寸小、速度快、功耗低、可大规模集成等优点，具有十分广阔的应用前景，可用于单电子存储器、单电子逻辑电路、电流标准、电阻标准、温度标准、超灵敏静电计、微波或红外探测器等各类应用环境。因此，单电子晶体管已经成为未来替代MOS晶体管的重要候选器件之一。

典型的单电子晶体管由量子点、源极、漏极和栅极组成。单电子晶体管的正常工作要求量子点的静电势能能级间隔显著大于电子本身的热运动能量，才能将电子能量的随机热涨落造成的电子随机隧穿事件减弱到可以忽略的水平，即 $\frac{e^2}{2C}>>k_{B}T,$ 其中e为电子电量，k_B为玻尔兹曼常数，T为器件的绝对温度。为保证单电子晶体管在常温下正常工作，量子点的电容C必须小于1aF，对应量子点的尺寸应小于10nm。

当前主流的微纳米刻蚀加工工艺只能支持尺寸30nm以上的结构制作。申请号为200710064857.X的中国专利公开了一种基于SOI量子线的单电子晶体管及其制作方法，这种单电子晶体管包括源极、漏极、栅极、量子线和在SOI衬底上包裹量子线的金属栅。利用金属栅对量子线的势垒受限形成隧道结和量子点，实现了量子点有效尺寸可调的单电子晶体管。其主要工艺步骤为先进行电子束曝光和干法刻蚀制作源极、漏极和量子线，然后通过蒸发金属、光刻和二次电子束曝光方法制作金属栅。尽管利用金属栅可以使量子线受限，形成有效尺寸可调的量子点，使得器件能够在常温下工作，但是其量子线通过电子束曝光和干法刻蚀制备，尺寸为100nm至800nm，与当前CMOS器件的尺寸相比没有优势。申请专利号为01100835.0和01100834.2的中国专利公开了点接触平面栅型单电子晶体管及其制备方法(一)和点接触平面栅型单电子晶体管及其制备方法(二)，这种单电子晶体管结构包括源极、漏极和栅极，源极和漏极之间为窄通道，窄通道两边是点接触平面栅。其主要工艺步骤为：先通过曝光和刻蚀制备源极、漏极和宽通道，然后用过腐蚀法将宽通道减细为窄通道，然后套刻曝光制备点接触平面栅和栅极。该专利同样利用额外的点接触平面栅来使窄通道受限为量子点，使得器件能够在常温下工作，但是含有量子点的窄通道使用光刻方法来制备，窄通道长度大于50nm，与MOSFET器件的尺寸相比没有优势。因此，采用当前主流的微纳米刻蚀加工工艺来制作单电子晶体管的量子点，这种单电子晶体管的集成度与与MOSFET器件的集成度相比没有优势。

利用自组织法可以生长尺寸小于10nm的纳米结构。专利号为6,984,845的美国专利公开了采用纳米粒子的单电子晶体管(Single-electron transistor using nanoparticles)，这种单电子晶体管包含源极、漏极、栅极和陷在源极与漏极间槽中的纳米粒子。源极、漏极和栅极采用当前主流的微纳米刻蚀加工工艺来制作，纳米粒子先采用物理或化学方法制备，尺寸在1nm至100nm之间，然后喷溅到源极和漏极之间作为量子点。这样喷溅形成的量子点排列是不规则的。专利号为7,067,341的美国专利公开了基于金属纳米团簇电迁移的单电子晶体管制备方法(Single electron transistor manufacturing method by electro-migration ofmetallic nanoclusters)。该方法首先采用当前主流的微纳米刻蚀加工工艺来制作源极、漏极和栅极，然后泡在悬浮了尺寸在1nm至100nm之间的纳米粒子的溶液中，在源极和漏极间施加电压，纳米粒子就会受电场力吸引，吸附在源漏极之间，形成量子点。这样电场力吸附形成的量子点排列，同样是不规则的。利用已制备的纳米粒子或团簇作为量子点，能够保证单电子晶体管在常温下工作。但是，量子点在排列表面的分布是不规则且不可控的，难以有效控制纳米结构的有序排列并大规模集成性质高度一致的常温单电子晶体管。专利号为6,673,717的美国专利公开了一种单电子晶体管用纳米微孔的制备方法(Methods for fabricating nanopores forsingle-electron devices)，在制作好的源极和漏极间加电压，电泳现象会在源极和漏极之间产生尺寸在1nm至20nm之间的纳米微孔，然后在微孔中沉积金属，沉积的金属作为单电子晶体管的量子点。但是该微孔的排列同样是乱序的，不能保证制备的单电子晶体管性质一致可控。因此，要大规模生产常温下工作的单电子晶体管，关键是要制备有序可控的尺寸小于10nm的量子点。

有序介孔材料是一类孔径在1～50nm之间、孔径均一且孔道排列有序的多孔固体材料。利用有序介孔材料能够制备排列整齐的大规模量子点阵列，且量子点尺寸可以控制在10nm以下，足以支持单电子晶体管在常温下稳定工作。因此，基于有序介孔，有希望构建出性能稳定可控的纳米常温逻辑器件。专利号为6,414,333和6,479,365的美国专利公开了基于多孔硅的单电子晶体管(Single electron transistor using porous silicon)和基于多孔硅的单电子晶体管及其制备方法(Single electron transistor using porous siliconand manufacturing method thereof)。该晶体管包含源极、漏极、栅极和源极与漏极之间的多孔硅。多孔硅是包含了大量介孔的无定形硅。在一定制备工艺下，可以实现多孔硅中介孔的有序化，成为有序介孔，孔径小于5nm，孔壁边长小于2.5nm。尽管将多孔硅的孔壁作为单电子晶体管的量子点，实现了单电子晶体管在常温下的正常工作。但由于硅的导电性比金属和掺杂半导体差，且孔壁互相连接，造成量子点之间隔离性能不良，各量子点间势垒小于空气势垒和绝缘体势垒，因此单电子晶体管开关比低。

发明内容

本发明要解决的技术问题是，针对目前单电子晶体管量子点尺寸过大、量子点排列无序和量子点隔离性能差的问题，利用排列规则整齐的有序介孔作为制备单电子晶体管中量子点的模板，来制备基于有序介孔的单电子晶体管，使得这种单电子晶体管能够在常温下正常工作，且便于大规模制备和集成。

基于有序介孔的单电子晶体管由衬底、源极、漏极、栅极、有序介孔层和绝缘层组成。源极和漏极位于衬底表面；有序介孔层位于衬底表面，且位于源极和漏极之间；有序介孔层的有序介孔中组装有纳米粒子，作为单电子晶体管的量子点；绝缘层覆盖于有序介孔层的上面；栅极位于绝缘层的上面。

衬底厚度h1为400um至2mm，采用表面平整的绝缘体或表面上有一层平整绝缘体的半导体材料或导体材料制成。考虑晶格匹配与制备的成本与难度，优选玻璃、表面有一层厚度为50nm至50um的二氧化硅的单晶硅或三氧化二铝(Al₂O₃)。

源极和漏极制备于衬底表面，源极和漏极的厚度h2为5nm至500nm，源极和漏极之间的距离d4为5nm至20nm。

有序介孔层采用介孔孔径d1为1nm至8nm、孔壁厚度d2为1nm至3nm的绝缘有序介孔材料制成，通过溶胶自组织法或电泳法制备于衬底表面，厚度h3为50nm至500nm。考虑晶格匹配与制备成本，优选二氧化硅(SiO₂)有序介孔材料或三氧化二铝(Al₂O₃)有序介孔材料。考虑制备难度与常温下单电子晶体管工作效果的显著性，优选介孔孔壁厚度为1nm至2nm。

有序介孔中组装的纳米粒子特征尺寸(即器件某个方向能够实现的最小长度)d3为0.5nm至8nm，考虑制备效果，优选特征尺寸d3为1nm至8nm。

绝缘层溅射、蒸发或沉积于有序介孔层上面，为致密结实的绝缘介电材料，其厚度h4为3nm至30nm。考虑制备成本和难度，优选二氧化硅(SiO₂)和二氧化钛(TiO₂)材料制成。

栅极制备于绝缘层上面，厚度h5为5nm至500nm。栅极覆盖源极和漏极之间的量子点，栅极和量子点之间隔有绝缘层。

源极、漏极、栅极和有序介孔中组装的纳米粒子均可采用1)金属(Au、W、Ti、Pt、Ag、Al、Ni、Cu、Fe)以及它们之间的任意的复合层，2)由P、N、As、B掺杂到Si、Ge、SiGe、GaN、GaAs、InP半导体材料中的复合材料制备。考虑制备效果，源极、漏极、栅极优选W、Al、Pt材料，纳米粒子优选Au或Pt。

制备本发明的步骤如下：

第一步，采用厚度h1为400um至2mm，表面平整的绝缘体或表面上有一层平整绝缘体的半导体材料或导体材料制备清洁平整绝缘的衬底。考虑晶格匹配与制备的成本与难度，优选玻璃、表面有一层厚度为50nm至50um的二氧化硅的单晶硅或者三氧化二铝(Al₂O₃)。

第二步，制备有序介孔层、源极和漏极。在顺序上可以先在衬底表面制备组装有纳米粒子的有序介孔层，然后在组装有纳米粒子的有序介孔层的周围制备源极和漏极；也可以先在衬底表面制备源极和漏极，然后在源极和漏极之间制备组装有纳米粒子的有序介孔层；也可以先在衬底表面制备源极和漏极的一部分，然后在源极和漏极之间制备组装有纳米粒子的有序介孔层，最后制备源极和漏极的剩余部分；还可以先在衬底表面制备源极和漏极的一部分，然后在源极和漏极之间制备有序介孔层，再制备剩余部分的源极和漏极，最后在有序介孔层中组装纳米粒子。

制备源极和漏极的方法为：利用光刻(PL)、电子束光刻(EBL)、离子束光刻(IBL)、聚焦电子束诱导沉积(FEB)、聚焦离子束诱导沉积(FIB)、干法刻蚀(DE)或湿法刻蚀(WE)的方法制备厚度h2为5nm至500nm的源极和漏极。源极和漏极之间的距离d4为5nm至20nm。源极和漏极的材料可采用1)金属(Au、W、Ti、Pt、Ag、Al、Ni、Cu、Fe)以及它们之间的任意的复合层，2)由P、N、As、B掺杂到Si、Ge、SiGe、GaN、GaAs、InP半导体材料中的复合材料。考虑制备效果，优选W、Al、Pt材料。

制备组装有纳米粒子的有序介孔层的方法为：有序介孔层采用绝缘有序介孔材料，利用溶胶自组织法或电泳法制备在衬底表面，厚度h3为50nm至500nm，孔径d1为1nm至8nm、孔壁厚度d2为1nm至3nm。考虑晶格匹配与制备成本，优选二氧化硅有序介孔材料或三氧化二铝有序介孔材料。考虑制备难度与常温下单电子晶体管工作效果的显著性，优选介孔孔壁厚度为1nm至2nm。介孔中组装的纳米粒子尺寸d3为0.5nm至8nm，可采用1)金属(Au、W、Ti、Pt、Ag、Al、Ni、Cu、Fe)以及它们之间的任意的复合层，2)由P、N、As、B掺杂到Si、Ge、SiGe、GaN、GaAs、InP半导体材料中的复合材料。考虑组装效果，优选Au和Pt材料制作纳米粒子，尺寸d3为1nm至3nm。组装方法可采用1)通过化学反应和自组织生长的方法在介孔中生长纳米粒子，2)通过沉积或溅射的方法使纳米粒子进入介孔，3)通过液体渗透的方法，使纳米粒子渗透进入介孔。

第三步，制备绝缘层，方法为：在组装有纳米粒子的有序介孔层上面采用溅射、蒸发或沉积的方法制备一层厚度h4为3nm—30nm的致密结实的绝缘介电材料。考虑制备成本和难度，优选二氧化硅和二氧化钛材料。

第四步，在绝缘层的上面制备栅极，方法为：利用光刻(PL)、电子束光刻(EBL)、离子束光刻(IBL)、聚焦电子束诱导沉积(FEB)、聚焦离子束诱导沉积(FIB)、干法刻蚀(DE)或湿法刻蚀(WE)的方法制备厚度h5为5nm至500nm的栅极。栅极的材料可采用1)金属(Au、W、Ti、Pt、Ag、Al、Ni、Cu、Fe)以及它们之间的任意的复合层，2)由P、N、As、B掺杂到Si、Ge、SiGe、GaN、GaAs、InP半导体材料中的复合材料。考虑制备效果，优选W、Al、Pt材料。

本发明所述方法的技术效果是：

1.利用孔径为1nm至8nm的有序介孔，能够制备出尺寸为0.5nm至8nm的量子点，实现单电子晶体管在常温下的正常工作；

2.利用有序介孔的高有序度，能够保证量子点排列的有序度，提高单电子晶体管大规模制备和集成的可靠性；

3.有序介孔孔径大小的控制工艺成熟，能够精确调整内部组装的量子点尺寸，进而调节单电子晶体管的工作特性。

采用本发明所述方法制备的单电子晶体管可以达到以下技术效果：

1.量子点的尺寸为0.5nm至8nm，小于10nm，满足常温下工作的要求；

2.有序介孔层的介孔具有高有序度，能够保证量子点排列的有序度，使得单电子晶体管集成度和可靠性高。

3.使用有序介孔中组装的纳米粒子作为量子点，量子点间的隔离性能良好，单电子晶体管开关比高。

附图说明

图1为本发明基于有序介孔的单电子晶体管侧视图。

具体实施方式

图1为本发明基于有序介孔的单电子晶体管侧视图。底部为衬底1，采用清洁平整的玻璃、表面沉积或氧化为二氧化硅的单晶硅或三氧化二铝，其厚度h1为400um～2mm；源极2和漏极3制备于衬底1表面，其厚度h2为5nm～500nm；有序介孔层6制备于衬底1表面，其厚度h3为50nm～500nm，其有序介孔的孔径d1为1nm～8nm、有序介孔的孔壁厚度d2为1nm～3nm；有序介孔层6的有序介孔中组装有纳米粒子5，纳米粒子5的尺寸d3为0.5nm～8nm；源极2和漏极3之间的距离d4为5nm至20nm；绝缘层7在源极2、漏极3和有序介孔层6上面，其厚度h4为3nm～30nm；栅极4制备于绝缘层7上面，其厚度h5为5nm至500nm。

表1是采用本发明所述的制备方法，采用不同的材料制备出的具有不同量子点尺寸的基于有序介孔的单电子晶体管的实施例的情况。从此表可以看出，本发明的量子点尺寸介于0.5nm至8nm，保证了本发明在常温下的正常工作。

表1

Claims (8)

1.一种基于有序介孔的单电子晶体管，包括衬底(1)、源极(2)、漏极(3)、栅极(4)和绝缘层(7)，其特征在于它还包括有序介孔层(6)；源极(2)和漏极(3)位于衬底(1)表面，有序介孔层(6)位于衬底(1)表面且位于源极(2)和漏极(3)之间，有序介孔层(6)的有序介孔中组装有作为单电子晶体管的量子点的纳米粒子(5)，绝缘层(7)覆盖于有序介孔层(6)的上面，栅极(4)位于绝缘层(7)的上面；衬底(1)采用表面平整的绝缘体或表面上有一层平整绝缘体的半导体材料或导体材料制成；有序介孔层(6)采用介孔孔径d1为1nm至8nm、孔壁厚度d2为1nm至3nm的绝缘有序介孔材料制成，通过溶胶自组织法或电泳法制备于衬底(1)表面；有序介孔中组装的纳米粒子(5)特征尺寸即器件某个方向能够实现的最小长度d3为0.5nm至8nm；绝缘层(7)溅射、蒸发或沉积于有序介孔层(6)上面，为致密结实的绝缘介电材料；栅极(4)制备于绝缘层(7)上面，栅极(4)覆盖源极(2)和漏极(3)之间的量子点；源极(2)、漏极(3)、栅极(4)、纳米粒子(5)均采用金属——Au、W、Ti、Pt、Ag、Al、Ni、Cu、Fe以及它们之间的任意的复合层或由P、N、As、B掺杂到Si、Ge、SiGe、GaN、GaAs、InP半导体材料中的复合材料制成。

2.如权利要求1所述的基于有序介孔的单电子晶体管，其特征在于衬底(1)优选玻璃、表面有一层厚度为50nm至50um的二氧化硅的单晶硅或三氧化二铝Al₂O₃，衬底(1)厚度h1为400um至2mm。

3.如权利要求1所述的基于有序介孔的单电子晶体管，其特征在于源极(2)和漏极(3)厚度h2为5nm至500nm，源极(2)和漏极(3)之间的距离d4为5nm至20nm，优选W、Al、Pt材料制备。

4.如权利要求1所述的基于有序介孔的单电子晶体管，其特征在于有序介孔层(6)优选二氧化硅SiO₂有序介孔材料或三氧化二铝Al₂O₃有序介孔材料，厚度h3为50nm至500nm，优选介孔孔壁厚度为1nm至2nm。

5.如权利要求1所述的基于有序介孔的单电子晶体管，其特征在于有序介孔中组装的纳米粒子(5)优选Au或Pt材料制作，特征尺寸d3为1nm至8nm。

6.如权利要求1所述的基于有序介孔的单电子晶体管，其特征在于绝缘层(7)厚度h4为3nm至30nm，优选二氧化硅SiO₂和二氧化钛TiO₂材料制成。

7.如权利要求1所述的基于有序介孔的单电子晶体管，其特征在于源极(2)、漏极(3)、栅极(4)优选W、Al、Pt材料，栅极(4)厚度h5为5nm至500nm。

8.一种基于有序介孔的单电子晶体管制备方法，其特征在于包括以下步骤：

第一步，采用表面平整的绝缘体或表面上有一层平整绝缘体的半导体材料或导体材料制备清洁平整绝缘的衬底(1)；

第二步，制备有序介孔层(6)、源极(2)和漏极(3)，方法是：先在衬底(1)表面制备组装有纳米粒子(5)的有序介孔层(6)，然后在组装有纳米粒子(5)的有序介孔层(6)的周围制备源极(2)和漏极(3)；或先在衬底(1)表面制备源极(2)和漏极(3)，然后在源极(2)和漏极(3)之间制备组装有纳米粒子(5)的有序介孔层(6)；或先在衬底(1)表面制备源极(2)和漏极(3)的一部分，然后在源极(2)和漏极(3)之间制备组装有纳米粒子(5)的有序介孔层(6)，最后制备源极(2)和漏极(3)的剩余部分；或先在衬底(1)表面制备源极(2)和漏极(3)的一部分，然后在源极(2)和漏极(3)之间制备有序介孔层(6)，再制备剩余部分的源极(2)和漏极(3)，最后在有序介孔层(6)中组装纳米粒子(5)；源极(2)和漏极(3)采用光刻、电子束光刻、离子束光刻、聚焦电子束诱导沉积聚焦离子束诱导沉积、干法刻蚀或湿法刻蚀的方法制备；制备组装有纳米粒子(5)的有序介孔层(6)的方法为：有序介孔层(6)采用绝缘有序介孔材料，利用溶胶自组织法或电泳法制备在衬底(1)表面，介孔孔径d1为1nm至8nm、孔壁厚度d2为1nm至3nm；纳米粒子(5)尺寸d3为0.5nm至8nm，采用如下方法组装到介孔中：1)通过化学反应和自组织生长的方法在介孔中生长纳米粒子(5)，2)通过沉积或溅射的方法使纳米粒子(5)进入介孔，3)通过液体渗透的方法，使纳米粒子(5)渗透进入介孔；源极(2)、漏极(3)、纳米粒子(5)均采用金属——Au、W、Ti、Pt、Ag、Al、Ni、Cu、Fe以及它们之间的任意的复合层或由P、N、As、B掺杂到Si、Ge、SiGe、GaN、GaAs、InP半导体材料中的复合材料制成；

第三步，制备绝缘层(7)，方法为：在组装有纳米粒子(5)的有序介孔层(6)上面采用溅射、蒸发或沉积的方法制备绝缘介电材料。

第四步，在绝缘层(7)的上面制备栅极(4)，方法为：利用光刻、电子束光刻、离子束光刻、聚焦电子束诱导沉积、聚焦离子束诱导沉积、干法刻蚀或湿法刻蚀的方法制备栅极(4)，栅极(4)的材料采用金属——Au、W、Ti、Pt、Ag、Al、Ni、Cu、Fe以及它们之间的任意的复合层或由P、N、As、B掺杂到Si、Ge、SiGe、GaN、GaAs、InP半导体材料中的复合材料。