CN101459084B - 平面双扩散金属氧化物半导体器件及其制作方法 - Google Patents
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Abstract
本发明公开了一种Planar DMOS器件及其制作方法，用以减小PlanarDMOS器件的结型场效应晶体管导通电阻，提高平面Planar DMOS器件的性能。本发明技术方案在制作Planar DMOS器件之前，在晶圆外延层的表层注入第一掺杂原子，使外延层表层的掺杂浓度高于外延层其它部分的掺杂浓度，并将第一掺杂原子驱入外延层；在Planar DMOS器件制作中增加了在硅腐蚀晶圆背面之后在晶圆背面表层注入掺杂原子和激活所注入的掺杂原子这两个步骤，使得晶圆背面表层形成重掺杂，从而增加了晶圆背面表层的电子或者空穴，形成电性活跃区，使得晶圆背面的金属与晶圆之间的接触电阻减小，源漏二极管正向导通电压减小，提高了Planar DMOS器件的性能。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种平面双扩散金属氧化物半导体器件的制作技术。
背景技术
双扩散晶体管(Double diffused MOS，DMOS)是一种金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)，利用扩散来形成其晶体管区域。双扩散晶体管通常被用以作为用于高电压的功率集成电路中的功率晶体管，在低顺向压降的要求下，提供较高的每单位面积电流。
双扩散晶体管的一种类型是Planar DMOS(Planar Double-diffused MetalOxide Semiconductor，平面双扩散金属氧化物半导体)，如图1所示，在PlanarDMOS工艺中，Rdson＝Rch+Ra+Rjfet+Repi+Rsub+Rc。其中，Rdson为导通电阻(static drain-source on-resistance)，Rch为沟道电阻(channel resistance)，Ra为表面积累层电阻(accumulate resistance)，Rjfet为结型场效应晶体管导通电阻(JFET resistance)，Repi为外延层电阻(epitaxial layer resistance)，Rsub为衬底电阻(substrate resistance)，Rc为接触电阻(contact resistance)。Rdson越小，Planar DMOS的性能越好。
现有制作Planar DMOS的工艺是直接在晶圆的外延层上制作Planar DMOS器件，使用这种制作方法制作Planar DMOS器件，使得管芯在导通的时候损耗层(depletion layer)宽度(width1)比较大，电流的通道“颈”(width2)比较窄，从而使得“颈”部电阻率比较高，所以Rjfet比较大，进而导致Planar DMOS器件的Rdson较大，影响Planar DMOS器件的性能。
发明内容
本发明实施例提出一种平面双扩散金属氧化物半导体器件及其制作方法，用以减小Planar DMOS器件的Rjfet，提高Planar DMOS器件的性能。
本发明实施例提出一种平面双扩散金属氧化物半导体器件的制作方法，包括：
向晶圆外延层的表层注入第一掺杂原子，使外延层表层的掺杂浓度高于外延层其它部分的掺杂浓度；
将第一掺杂原子驱入晶圆外延层；
利用所述晶圆制作平面双扩散金属氧化物半导体器件，具体包括：
制作晶圆的正面，并进行晶圆正面的贴膜保护、晶圆背面的减薄、晶圆背面的硅腐蚀；在硅腐蚀晶圆背面之后向所述晶圆背面注入与所述晶圆中已有的第二掺杂原子不相同的第三掺杂原子；去掉晶圆正面的贴膜、激活所述第三掺杂原子，并对所述晶圆进行清洗处理；在晶圆背面蒸发金属。
本发明实施例提出一种平面双扩散金属氧化物半导体器件，所述半导体器件的晶圆外延层表层的掺杂浓度高于外延层其它部分的掺杂浓度；所述晶圆的经过硅腐蚀的晶圆背面的表层内包括与所述晶圆中已有的第二掺杂原子不相同的激活的第三掺杂原子。
本发明技术方案在制作Planar DMOS器件之前，在晶圆外延层的表层注入掺杂原子，使外延层表层的掺杂浓度高于外延层其它部分的掺杂浓度，并将掺杂原子驱入外延层，使得减小了晶圆外延层一定深度的电阻率，使损耗层宽度减小，电流的通道变宽，降低了Planar DMOS器件的Rjfet，从而降低了Rdson，提高了Planar DMOS器件的性能。
附图说明
图1为现有平面双扩散金属氧化物半导体器件的示意图；
图2为本发明实施例中Planar DMOS器件制作方法的流程图；
图3为本发明实施例中向晶圆外延层的表层注入掺杂原子的方法示意图；
图4为利用本发明实施例方法制作的Planar DMOS器件的示意图；
图5为本发明实施例中将第一掺杂原子驱入晶圆外延层的方法示意图；
图6为利用处理后的晶圆制作Planar DMOS器件的方法流程图；
图7为本发明实施例中硅腐蚀晶圆背面后，向晶圆背面表层注入第三掺杂原子的方法示意图；
图8为本发明实施例中去掉晶圆正面的贴膜并清洗晶圆后，激活向晶圆背面表层注入的第三掺杂原子的方法示意图。
具体实施方式
本发明实施例提供了一种平面双扩散金属氧化物半导体及其制作方法。本技术方案在制作Planar DMOS器件之前，在晶圆外延层的表层注入掺杂原子，使外延层表层的掺杂浓度高于外延层其它部分的掺杂浓度，并将掺杂原子驱入外延层，使得减小了晶圆外延层一定深度的电阻率，使损耗层宽度减小，电流的通道变宽，降低了Rjfet，从而降低了Rdson，提高了Planar DMOS的性能。进一步地，本技术方案还在现有的Planar DMOS器件制作方法中增加了两个步骤，即在硅腐蚀晶圆背面之后增加在晶圆背面表层注入掺杂原子和激活所注入的掺杂原子这两个步骤，使得晶圆背面表层形成重掺杂，从而增加了晶圆背面表层的电子或者空穴，形成电性活跃区，使得晶圆背面的金属与晶圆之间的接触电阻减小，源漏二极管正向导通电压减小，最终使得Planar DMOS器件的性能得到进一步地提高。
参阅图2所示，Planar DMOS器件的制作方法包括如下流程：
S201、向晶圆外延层的表层注入第一掺杂原子，使外延层表层的掺杂浓度高于外延层其它部分的掺杂浓度(参阅图3)。
其中，晶圆可以是硅晶圆，也可以是用其它半导体材料制成的晶圆。
第一掺杂原子包括磷原子。
向晶圆外延层的表层注入第一掺杂原子的方法包括：将晶圆外延层放在离子注入机的一端，将掺杂源放在离子注入机的另一端。在掺杂源一端，第一掺杂原子被离化(带有一定的电荷)，被电场加到超高速，进入晶圆外延层的表层。
参阅图4所示，向晶圆外延层的表层注入第一掺杂原子的目的是减小晶圆外延层一定深度的电阻率，使损耗层(depletion layer)宽度(width1)减小，电流的通道(width2)变宽，降低了Rjfet，从而降低了Rdson，提高了PlanarDMOS的性能。
向晶圆外延层的表层注入第一掺杂原子时采用的能量、第一掺杂原子的剂量可以根据需要调整(比如采用的能量可以是80KeV，剂量可以是1E12)。通常，采用的能量越大，注入深度就越深，晶圆外延层一定深度的电阻率的减小量就越大，Rjfet的减小量就越大，从而Rdson的减小量就越大，Planar DMOS的性能就越好。第一掺杂原子的剂量越大，晶圆外延层一定深度的电阻率的减小量就越大，Rjfet的减小量就越大，从而Rdson的减小量就越大，Planar DMOS的性能就越好。
S202、将第一掺杂原子驱入晶圆外延层(参阅图5)。
由于向晶圆外延层的表层注入第一掺杂原子时，掺杂未激活，将第一掺杂原子驱入晶圆外延层就是将第一掺杂原子推伸入晶圆外延层，使第一掺杂原子与晶圆外延层的原子融合。
将第一掺杂原子驱入晶圆外延层时，可以将晶圆外延层放置于抗氧化环境中以防止外延层被氧化(比如可以放置于氮气环境中)，驱入的温度可以根据需要调整，比如可以将温度控制在1150摄氏度。
S203、利用上述晶圆制作Planar DMOS器件。
利用上述晶圆制作Planar DMOS器件的方法与现有技术相同，大致包括以下流程：制作完成晶圆(wafer)的正面；进行晶圆正面的贴膜保护、晶圆背面的减薄、晶圆背面的硅腐蚀；去掉晶圆正面的贴膜并清洗晶圆；在晶圆背面蒸发金属(Back metal)；测试等。
另外，还可以按照图6所示的如下流程利用上述晶圆制作Planar DMOS器件，用这种方法制作的Planar DMOS器件可以进一步减小晶圆背面的金属与晶圆之间的接触电阻，进一步减小Rdson，从而进一步提高了Planar DMOS器件的性能：
S601、制作晶圆的正面，并进行晶圆正面的贴膜保护、晶圆背面的减薄、晶圆背面的硅腐蚀。
步骤S601中制作晶圆的正面，并进行晶圆正面的贴膜保护、晶圆背面的减薄、晶圆背面的硅腐蚀与相应现有技术相同，这里不再详述。
S602、向晶圆背面表层注入与所述晶圆中已有的第二掺杂原子不相同的第三掺杂原子(如图7所示)。
晶圆中通常掺杂有锑原子，向晶圆背面表层注入的第三掺杂原子可以是磷原子。
向晶圆背面表层注入第三掺杂原子的方法包括：将晶圆放在离子注入机的一端，将掺杂源放在离子注入机的另一端。在掺杂源一端，第三掺杂原子被离化(带有一定的电荷)，被电场加到超高速，进入晶圆背面表层。
向晶圆背面表层注入第三掺杂原子的目的是使晶圆背面表层形成重掺杂，增加晶圆背面表层的电子或者空穴，形成电性活跃区，减小背金和晶圆之间的接触电阻，从而减小源漏二极管正向导通电压，最终提高Planar DMOS的性能。
向晶圆背面表层注入第三掺杂原子时采用的能量、第三掺杂原子的剂量可以根据需要调整(比如采用的能量可以是80KeV，剂量可以是3E15)。通常，采用的能量越大，注入深度就越深，接触电阻的减小量就越大，Planar DMOS的性能就越好；第三掺杂原子的剂量越大，晶圆背面表层的电子或者空穴的增加量就越大，接触电阻的减小量就越大，Planar DMOS的性能就越好。
S603、去掉晶圆正面的贴膜并清洗晶圆。
S604、激活向晶圆背面表层注入的第三掺杂原子(如图8所示)。
激活第三掺杂原子的方法为褪火。
由于向晶圆背面表层注入第三掺杂原子时，掺杂未激活，褪火的目的就是使掺杂激活，使第三掺杂原子与半导体原子形成共价键。
褪火的温度可以根据需要调整，比如可以将温度控制在450摄氏度。
S605、清洗晶圆，并在晶圆的背面蒸发金属。
S606、测试Planar DMOS的各个性能参数。
本发明实施例还提出一种平面双扩散金属氧化物半导体器件，该半导体器件的晶圆外延层的表层的掺杂浓度高于外延层其它部分的掺杂浓度。
另外，上述平面双扩散金属氧化物半导体器件中，晶圆的经过硅腐蚀的面的表层内包括与晶圆中已有的第二掺杂原子不相同的激活的第三掺杂原子。第三掺杂原子包括磷原子。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (6)
1.一种平面双扩散金属氧化物半导体器件的制作方法，其特征在于，包括：
向晶圆外延层的表层注入第一掺杂原子，使外延层表层的掺杂浓度高于外延层其它部分的掺杂浓度；
将第一掺杂原子驱入晶圆外延层；
利用所述晶圆制作平面双扩散金属氧化物半导体器件，具体包括：
制作晶圆的正面，并进行晶圆正面的贴膜保护、晶圆背面的减薄、晶圆背面的硅腐蚀；在硅腐蚀晶圆背面之后向所述晶圆背面注入与所述晶圆中已有的第二掺杂原子不相同的第三掺杂原子；去掉晶圆正面的贴膜、激活所述第三掺杂原子，并对所述晶圆进行清洗处理；在晶圆背面蒸发金属。
2.如权利要求1所述的方法，其特征在于，所述第一掺杂原子包括磷原子。
3.如权利要求1所述的方法，其特征在于，所述第三掺杂原子包括磷原子。
4.如权利要求1所述的方法，其特征在于，通过退火激活所述第三掺杂原子。
5.一种平面双扩散金属氧化物半导体器件，其特征在于，所述半导体器件的晶圆外延层表层的掺杂浓度高于外延层其它部分的掺杂浓度；所述晶圆的经过硅腐蚀的晶圆背面的表层内包括与所述晶圆中已有的第二掺杂原子不相同的激活的第三掺杂原子。
6.如权利要求5所述的平面双扩散金属氧化物半导体器件，其特征在于，所述第三掺杂原子包括磷原子。
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