CN101421633B - 测试接入端口开关 - Google Patents

测试接入端口开关 Download PDF

Info

Publication number
CN101421633B
CN101421633B CN200780012646XA CN200780012646A CN101421633B CN 101421633 B CN101421633 B CN 101421633B CN 200780012646X A CN200780012646X A CN 200780012646XA CN 200780012646 A CN200780012646 A CN 200780012646A CN 101421633 B CN101421633 B CN 101421633B
Authority
CN
China
Prior art keywords
access port
test access
port switch
instruction
response
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200780012646XA
Other languages
English (en)
Other versions
CN101421633A (zh
Inventor
凯文·查尔斯·布尔克
菲利普·理查德·鲍狄埃
斯里尼瓦斯·瓦拉达拉詹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN101421633A publication Critical patent/CN101421633A/zh
Application granted granted Critical
Publication of CN101421633B publication Critical patent/CN101421633B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318558—Addressing or selecting of subparts of the device under test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318572—Input/Output interfaces

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Information Transfer Systems (AREA)
  • Push-Button Switches (AREA)
  • Vehicle Body Suspensions (AREA)
  • Radar Systems Or Details Thereof (AREA)

Abstract

一种测试接入端口(TAP)开关在电子系统与所述电子系统外部的资源之间提供集中串行测试接口。所述电子系统包含所述TAP开关和多个电子电路组件，每一电子电路组件具有一耦合到所述TAP开关的TAP。在一个或一个以上实施例中，所述TAP开关包括第一电路，所述第一电路经配置以响应于包含在串行化指令中的选择代码(例如，后置或前置于所述指令的代码)向所述TAP中的选定一者提供时钟信号。所述TAP开关进一步包括：第二电路，其包括经配置以将所述TAP开关所接收的串行化指令传递到所述选定TAP的指令寄存器(IR)；和第三电路，其经配置以响应于所述选择代码将从所述选定TAP接收的串行化数据转发到所述TAP开关的输出。

Description

测试接入端口开关
技术领域
本发明通常涉及电子电路组件的测试，且特定而言涉及接入和测试系统中的多个电子组件。
背景技术
常见现代电子系统包括多个电子组件，每一组件在系统内能够实现特定功能或功能集合。例如，常规计算机系统可包括一个或一个以上电子组件，例如微处理器、数字信号处理器(DSP)、存储器装置、图形装置、输入/输出装置、物理存取装置(PHY)、控制器和类似电子组件。其它系统可需要额外的或不同的组件。例如，无线通信系统可包括模拟数字和数字模拟组件以及基带和其它信号处理组件。
需要现代电子系统中包含的每一电子组件应是可测试的。因此，每一电子组件在系统内应是可接入的、可激励的和可观察的。在复杂性日益演进且现代电路设计集成水平不断提高的情况下，隔离并测试系统内的组件提出特殊且困难的挑战。半导体处理技术中的进步(例如)通过允许在更小的区域中制造具有增加的性能和新功能性的更多晶体管而进一步加重了这些挑战。半导体处理技术中的进步还使各种半导体技术能够整合到单一电路小片或芯片上。例如，双CMOS及/或双极装置可制造在同一电路小片上以产生具有混合信号能力的集成电路(IC)。
当各种电子组件并入一个系统中时，与测试现代IC相关联的复杂性进一步增加。接入并测试系统中单一组件的能力是复杂的。一个减少与隔离并测试包含在系统中的个别组件相关联的某些复杂性的解决方案是IEEE边界扫描方法(IEEE1149.1)。IEEE1149.1提供在系统中整合的各种电子组件可经由串行边界扫描路径互联的方法。可将信息扫描到耦合到边界扫描路径的组件中和从所述组件中扫描输出。所述IEEE1149.1标准减少接入、激励和观察系统内特定组件所需的信号I/O数目。
在一个实例中，可将所述IEEE1149.1边界扫描方法整合到无线通信装置中用于测试包含在所述无线系统中的电子组件，例如DSP。可将DSP与其它系统组件隔离并使用所述IEEE1149.1边界扫描方法对其进行测试。除每一边界扫描指令和数据寄存器的长度以外，还需要每一组件在边界扫描路径中的位置来成功地接入DSP。因此，通过移位信息通过其它组件直到信息到达DSP为止来隔离并测试例示性DSP。随后，以类似的方式将结果扫描输出。因此，可经由减少引脚的边界扫描测试接口来接入并测试包含在系统中的电子组件。
然而，与常规边界扫描方法相关联的串行扫描路径架构提出低电力应用(例如便携式计算和无线通信应用)的特殊问题。在低电力系统中，可在不使用时给形成边界扫描路径的一部分的一个或一个以上组件循环断电，借此延长系统的电池寿命。然而，当对形成边界扫面路径一部分的组件断电时，不能可靠地接入路径中的其它组件，因为在不对路径中的组件供电时串行扫描路径被中断或断路。按例程循环给组件供电和断电的常规低电力系统可使得串行边界扫描架构最佳地用于隔离并接入分散的特定组件。
此外，与常规边界扫描架构相关联的串行扫描路径减少测试性能，因为必须通过形成扫描路径的每一组件将信息串行地加载到边界扫描路径中和从所述扫描路径中扫描输出。可绕过扫描路径中没有被接入的组件，此按常规涉及在每一不活动元件中选择一位的旁路寄存器以使得可经由一位的旁路寄存器通过边界扫描路径扫描串行信息直到所述信息到达所需组件。然而，随着包含在现代电子系统中的电子组件数目的增加，与绕过不受测试的每一组件相关联的效率可反面地影响性能。另外，指令寄存器扫描操作所需的位数目对应于包含在系统中的所有指令寄存器的总位长度，因此随着包含在系统中的组件数目增加，进一步增加测试时间。
发明内容
根据本文所教示的方法和设备，测试接入端口(TAP)开关在电子系统与所述电子系统外部的资源之间提供集中串行测试接口。其中包含TAP开关的电子系统包括多个电子电路组件，每一电子电路组件具有一耦合到所述TAP开关的TAP。所述TAP开关的集中架构使开关能够接收来自外部源(例如，测试系统)的串行化信息，且将所述信息转发到包含在所述电子系统中的TAP的选定一者，而不管未选定的TAP是通电或断电。在一个或一个以上实施例中，所述TAP开关包括第一电路，其经配置以响应于包含在串行化指令中的选择代码向所述TAP的选定一者提供时钟信号。所述TAP开关进一步包括：第二电路，其包括经配置以将由所述TAP开关接收的串行化指令传递到所述选定的TAP的指令寄存器(IR)；和第三电路，其经配置以响应于所述选择代码将从所述选定TAP接收的串行化数据转发到所述TAP开关的输出。
因此，在至少一个实施例中，所述TAP开关通过响应于所述选择代码向TAP的选定一者提供时钟信号来控制对所述TAP的接入，将由所述TAP开关接收的串行化指令传递到所述选定的TAP且响应于所述选择代码将从所述选定TAP接收的串行化数据转发到所述TAP开关的输出。所述TAP开关进一步能够通过响应于所述选择代码的改变向TAP的新选定一者提供所述时钟信号来选择不同的TAP，因此在单一调试会话期间使多个TAP能够被选择。
通常，仅使用对常规边界扫描调试程序的最小修改来使TAP开关与常规程序向后兼容。在一个实施例中，用于控制对电子系统中的两个或两个以上TAP的接入的计算机程序产品包括用于致使所述TAP开关响应于包含在串行化指令中的选择代码选择所述TAP中的一者的程序代码和用于将所述选择代码包含在随后的指令寄存器相关指令中的程序代码。所述计算机程序产品可进一步包括用于在将所述选择代码扫描到所述TAP开关之后维持所述TAP开关处于空闲状态至少两个测试时钟循环的程序代码。
当然，本发明并不受限于以上特征。在阅读以下详细说明且观看附图之后，所属技术领域的技术人员将认识到额外的特征。
附图说明
图1是图解说明包含耦合到多个集成电路的测试接入端口(TAP)开关的电子系统实施例的方框图。
图2是图解说明用于接入包含在图1电子系统中的两个或两个以上TAP中的一者的程序逻辑实施例的逻辑流程图。
图3是图解说明包含在图1电子系统中的TAP开关的实施例的方框图。
图4是图解说明与图3TAP开关相关联的状态机逻辑的一个实施例的状态转变图。
图5是图解说明用于通过图3的TAP开关控制对两个或两个以上TAP的接入的程序逻辑实施例的逻辑流程图。
具体实施方式
图1图解说明包含测试接入端口(TAP)开关12和多个可测试电子电路组件(例如集成电路(IC)14-18)的电子系统10的实施例。每一系统IC14-18具有TAP20-24用于促进与TAP开关12的通信。特定而言，每一TAP20-24包含指令寄存器(IR)26-30以用于捕获串行化指令和数据寄存器(DR)32-36以用于捕获串行化测试数据。TAP开关12又在电子系统10与所述电子系统外部的资源(未显示)(例如直接或远程地耦合到电子系统10的测试或调试系统)之间提供集中串行测试接口。TAP开关12是位于包含在电子系统10中或与所述电子系统10相关联的边界扫描路径中的第一装置。TAP开关12的集中架构使开关12能够接收来自外部源的测试指令、数据和控制信息且将所述信息转发到IC TAP20-24中的选定一者，而不管未选定IC是通电或是断电。因此，TAP开关12非常适合包含在适于低电力应用的系统中，例如，便携式计算和无线通信系统。
每一系统IC14-18能够实现与系统10相关联的特定功能或功能集合。例如，IC14-18可包括一个或一个以上微处理器、数字信号处理器(DSP)、存储器装置、图形装置、输入/输出装置、物理存取装置(PHY)、控制器、模拟数字和数字模拟组件、基带和其它信号处理组件及类似装置。电子系统10尤其适合低电力应用(例如移动计算和无线通信应用)且可具体化为若干配置中的一者。例如，电子系统10可通过互联载体(例如板)或多芯片模块(MCM)上或芯片上系统(SoC)设计内或其某些组合的IC14-18来形成。IC14-18可包括安装在板上的单独芯片、安装在MCM上的单独电路小片或SoC内的单独核心或其某些组合。不管IC14-18所支持的特定功能和其中利用电子系统10的应用如何，在边界扫描路径和IC14-18在系统10内互连之后，边界扫描路径都用来促进与IC14-18的通信。由于在TAP开关12与系统IC14-18中每一者之间的边界扫描接口是并行接口，因此可接入、激励和观察特定IC，而不管包含在系统10中的其它IC的通电状态如何。即，TAP开关12可与IC TAP20-24的选定一者进行通信，而不管其它IC TAP的供电状态如何。因此，通过使用TAP开关12作为集中枢纽以接入包含在系统10中的选定组件并与其进行通信来消除在使用常规的‘菊花链’边界扫描配置中由于组件电力循环所致的中断。
为促进与IC TAP20-24的有选择的通信，TAP开关12的一个实施例包括选择电路38、多路分用器电路40和多路复用器电路42。TAP开关12通过接收来自外部资源的串行测试信息(DI)、模式选择信号(MODE)和测试时钟信号(CLK)而用作电子系统10的测试接口。视需要，TAP开关12可接收提供对开关12的异步重设置的测试重设置信号(RESET)。此外，TAP开关12输出从IC TAP20-24的选定一者接收的串行测试数据(DO)和用来在测试期间用系统时钟同步化IC14-18中的一者或一者以上的可选择返回时钟信号(RCLK)。
响应于TAP开关12接收的指示要选定的IC TAP的指令，即选择TAP指令，选择电路38捕获包含在选择TAP指令中的选择代码，例如后置或前置于所述指令的代码。然后，选择电路38存储所述选择代码并将其提供给多路分用器和多路复用器电路40、42(SEL)。所述选择代码致使多路分用器电路40向IC TAP20-24中的特定一者提供时钟信号，因此选择所述TAP。即，所述选择代码唯一地识别包含在系统10中的每一可测试IC14-18。响应于此唯一代码，多路分用器电路40仅选择一个IC TAP来接收测试时钟信号。例如，多路分用器电路40响应于具有包含在其中的与ICA14相关联的选择代码的TAP选择指令向ICA14提供测试时钟信号(CLKA)。未接收到来自TAP开关12的活动测试时钟信号的TAP保持空闲而选定的TAP被接入(在此实例中，未分别对ICB16和ICC18的TAP22和24进行计时)。所述选择代码还致使多路复用器电路42将从选定TAP接收的串行化数据的未变更版本转发到TAP开关12的DO输出。因为每一可测试IC14-18并行地耦合到TAP开关12，因此TAP开关12允许外部测试系统动态地选择个别TAP且独立地与其进行通信，而不管包含在系统10中的其它IC的通电状态如何。
图2图解说明用于通过TAP开关12接入IC TAP的程序逻辑的一个实施例。所述程序逻辑以TAP开关12选择对应于选择代码的IC TAP“开始”(步骤100)。所述选择代码包含在由TAP开关12接收的串行化指(例如选择TAP指令)中。TAP开关12向多路分用器电路40提供所述选择代码，所述多路分用器电路40又向对应的IC TAP提供活动测试时钟，由此选择所述TAP。在选定适当IC TAP之后，然后，TAP开关12将由开关12从外部源接收的串行化信息传递给选定的TAP(步骤102)。所述串行化信息可包括指令、数据或控制信息。多路复用器42将由TAP开关12从选定的IC TAP接收的串行化数据(DICA、DICB或DICC)未变更地转发到开关12的DO输出(步骤104)。视需要，由选定的TAP输出的测试时钟信号(RCLKA、RCLKB或CLKC)还可由TAP开关接收。因此，TAP开关12将从选定的IC TAP接收的信息提供给外部系统以供分析。每当选择代码发生改变时(由此指示要接入不同的ICTAP)就执行图2中所图解说明的程序逻辑。
图3图解说明TAP开关12的实施例。TAP开关12的测试接口完全符合IEEE1149.1边界扫描标准。因为TAP开关12完全符合IEEE1149.1，因此简单地将由开关12从外部源接收的串行化测试信息传递给IC TAP20-24中的选定一者，而不需要开关12对其进行任何解码或处理。因此，TAP开关12完全支持符合IEEE1149.1的操作。TAP开关12的选择电路38包括状态机44、零位数据寄存器(DR)46、一位旁路DR48、两位IR50和锁存电路52。状态机44控制选择哪一个寄存器用于接收来自TAP开关12的DI输入的串行化信息(CTRL)。响应于状态机44检测数据扫描指令(例如符合IEEE1149.1的选择-DR、捕获-DR、移位-DR、退出-DR、暂停-DR或更新-DR操作)选择零位DR46。通过将零位通过路径用于数据扫描操作，可经由零位DR46将串行化信息从TAP开关12的DI输入传递到选定的TAP(未显示)，而不必占用与常规TAP控制器相关联的一个或一个以上旁路位，因此改进性能。
响应于状态机44检测旁路指令选定一位旁路DR48。响应于旁路指令，经由多路复用器电路42将由TAP开关12接收的串行化信息从DI输入转向到开关12的DO输出。因此，当TAP开关12处于旁路模式时，选定的TAP并未接收到任何串行化信息。在一个实例中，将选择代码全部设置为逻辑1以指示旁路操作，例如在本系统图解说明中的‘11’。当将‘11’选择代码提供给多路复用器电路42时，电路42将一位旁路DR48的输出耦合到TAP开关12的DO输出，因此绕开选定的TAP。
响应于状态机44检测指令寄存器指令(例如，符合IEEE1149.1的选择-IR、捕获-IR、移位-IR、退出-IR、暂停-IR或更新-IR操作)选择两位IR50。在本系统图解说明中，TAP开关IR50具有两个位的宽度。两位IR50持有包含在IR指令中的选择代码。通常，TAP开关IR50的位宽度是由TAP开关12接入的可测试IC数目的函数。例如，如果TAP开关IR50是三个位宽度，那么可唯一地识别高达7个IC TAP并由TAP开关12对其进行接入同时留下一个选择代码状态用于指示旁路模式。锁存电路52存储加载到两位ISR50中的选择代码值且将所述选择代码(SEL)提供给多路分用器和多路复用器电路40、42。在一个实施例中，锁存电路52包括耦合到锁存装置的寄存器(未显示)。
状态机44响应于开关12的当前状态、模式选择信号(MODE)和测试时钟信号(CLK)中的转变而致使TAP开关12从状态到状态的转变。图4图解说明与TAP开关状态机44相关联的状态转变逻辑的实施例。一旦对TAP开关进行提升功率或重设置，状态机44进入重设置状态200，例如IEEE1149.1测试逻辑重设置状态。TAP开关12保持在重设置状态200只要模式信号保持不活动。当TAP开关12响应于模式信号的改变退出重设置状态200时状态机44转变为选择TAP状态202。当处于选择TAP状态202时，TAP开关12响应于如先前所述被扫描到TAP开关IR50中的选择代码选择待接入的特定TAP。然后，状态机44转变为空闲状态204，例如IEEE1149.1运行测试/空闲状态。状态机44保持在空闲状态204只要模式信号指示TAP开关12将保持空闲。最小程度地，状态机44维持TAP开关12处于空闲状态204足够数目的测试时钟循环以使开关12能够存储选择代码且能够确保作为电力循环的结果当新选择的TAP(TAP20、22或24)进入测试-逻辑-重设置状态的情况下，将其置于运行测试/空闲状态。
响应于指示IR指令的模式信号，状态机进入IR状态206。例如，IEEE1149.1选择-IR扫描操作致使状态机44转变为IR状态206。状态机44致使TAP开关12保持在IR状态206只要模式信号指示正执行IR指令，例如IEEE1149.1捕获-IR、移位-IR、退出-IR、暂停-IR或更新-IR操作。随后选择TAP指令致使状态机44转变回为选择TAP状态202而重设置致使转变回为重设置状态200。
响应于指示DR指令的模式信号，状态机44转变为DR状态208。例如，IEEE1149.1选择-DR扫描操作致使状态机44转变为DR状态208。状态机44致使TAP开关12保持在DR状态208只要模式信号指示正执行DR指令，例如IEEE1149.1捕获-DR、移位-DR、退出-DR、暂停-DR或更新-DR操作。随后选择TAP指令致使状态机44返回到选择TAP状态202而重设置致使转变回为重设置状态200。空闲指令致使状态机44从IR或DR状态206、208转变为空闲状态204。
不管TAP开关12的目前状态如何，当开关12识别出选择TAP指令时状态机44都致使开关12进入选择TAP状态202。因此，TAP开关12能够响应于选择代码的改变选择不同的TAP，由此使开关12能够在单一调试会话期间接入多个TAP。因此，调试性能得到改进且减少复杂性。
图5图解说明用于通过TAP开关12控制对IC TAP20-24的接入的程序逻辑的一个实施例。程序逻辑以TAP开关12响应于选择代码向TAP20-24的选定一者提供时钟信号开始(步骤300)。在本实例中，具有包含在其中的‘01’选择代码的选择TAP指令致使TAP开关12通过仅向TAP22提供测试时钟信号(CLKB)来选择ICB16的TAP22。TAP开关12的IR50将由TAP开关12接收的串行化指令传递给选定的TAP(步骤302)。因为多路复用器电路42先前配置TAP开关12以响应于所存储的选择代码接收来自选定的TAP的数据，因此TAP开关12随后从选定的TAP接收的串行化数据被未变更的转发到开关12的DO输出(步骤304)。因此，TAP开关12可将从选定的IC TAP接收的串行数据提供给外部系统作为测试的一部分。每当TAP开关12识别出选择TAP指令就会选择新的IC TAP，因此使开关12能够在单一调试会话期间选择多个IC TAP。
通常仅使用对先前存在的调试程序软件程序的最小修改来使TAP开关12与先前存在的程序向后兼容。常规边界扫描调试程序能够实现经由一个或一个以上TAP接口对系统的远程控制。例如，常规调试程序能够实现将程序下载到存储器、开始并停止调试程序的执行、调试断点和检视点的设置、分析寄存器和存储器的内容、和收集实时执行数据。
对常规调试程序的第一修改涉及添加对选择TAP指令的支持。每当TAP开关12从重设置状态200转变出或当在调试会话期间选择不同的IC TAP用于接入时，就发出选择TAP指令。为支持选择TAP指令，使调试程序知晓三个变量：包含在系统中的最长TAP IR的位长度、TAP开关IR50的位长度和与包含在系统10中的每一IC TAP20-24相关联的唯一选择代码。
调试程序处理提供给所述程序的IR位长度信息以产生选择TAP指令用于初始化TAP开关12，因此致使开关12选择TAP20-24中的一者。所述调试程序使用最长的TAP IR的长度来确保在选择TAP指令序列期间用旁路代码加载包含在系统10中的所有TAP IR20-24，借此确保在TAP开关12正选择TAP20-24中的一者时，没有IC TAP执行不需要的操作。仅出于说明的目的，与ICA14相关联的TAP IR26是四个位宽，与ICB16相关联的TAP IR28是五个位宽且与ICC18相关联的TAP IR30是四个位宽。因此，在选择TAP指令序列期间总是用旁路指令加载最长的TAP IR，即，包含在ICB16中的TAP IR28。
将TAP开关IR50的位长度提供给所述调试程序以使得在选择TAP操作期间将具有恰当长度的选择代码加载到TAP开关IR50中。最后，将与每一IC TAP20-24相关联的唯一选择代码提供给所述调试程序以使得TAP开关12可唯一地识别TAP20-24。因此，选择TAP指令包括包含在旁路指令中的选择代码，例如<xxyyyyy>其中xx＝与待选定的TAP相关联的选择代码且yyyyy＝与旁路指令相关联的位序列。在一个实例中，xx＝‘10’且yyyyy＝‘11111’，其中‘10’指示与ICC18相关联的TAP24且‘11111’指示旁路指令。所属技术领域的技术人员将认识到将从那些具有比包含在系统中的最长TAP IR短的位长度的TAP IR(例如，本系统10中与ICA14和ICA18相关联的TAP IR26、30)中丢弃一个或一个以上前导逻辑1值。然而，通过确保旁路指令具有等于最长TAP IR的长度的位宽度，将以旁路指令加载所有TAP IR20-24。因此，当TAP开关12正执行选择TAP序列时，在所有IC TAP20-24中防止不需要的TAP。
对常规调试程序的第二修改涉及在选择TAP指令序列期间将选择代码加载到TAP开关IR50中之后，维持TAP开关12处于空闲状态204足够数目的测试时钟循环。此为TAP开关12提供充分的时间来适当地将选择代码存储在其锁存电路52中。例如，在开关12识别出选择TAP指令之后，将TAP开关12维持在符合IEEE1149.1的运行测试/空闲状态至少两个时钟循环。维持TAP开关12处于运行测试/空闲状态还确保作为电力循环的结果在新选定的TAP先前已进入测试-逻辑-重设置状态的情况下将其置于运行测试/空闲状态中。
对常规调试程序的第三修改涉及将选择代码包含在选择TAP指令之后发出的IR指令中，因此在IR操作期间占用TAP开关IR50。例如，调试程序经修改以将选择代码后置或前置于IR指令。此外，不同于必须占用包含在系统10中的最长TAP IR的选择TAP指令，所有随后IR指令仅需占用与目前选定的TAP相关联的TAP IR的长度。因此，TAP开关12的架构改进了性能，因为所有随后IR指令具有等于目前选定的TAP IR的位长度加上TAP开关IR50的位长度的长度。不同于常规的菊花链边界扫描配置，在随后IR指令期间不需要占用包含在系统10中的所有TAP IR26-30的总长度。
考虑到以上变形及应用的范围，应了解本发明不受上述说明的限制，也不受附图的限制。相反，本发明仅受所附权利要求书及其合法等效物的限制。

Claims (32)

1.一种用于提供对两个以上测试接入端口进行接入的测试接入端口TAP开关，所述测试接入端口开关包括：
第一电路，其经配置以响应于包含在由所述测试接入端口开关接收的串行化指令中的选择代码向所述测试接入端口中的选定一者提供时钟信号；
第二电路，其包括指令寄存器IR，对具有所述选择代码和与旁路指令相关联的位序列的选择TAP指令进行响应，其中，所述IR用于经配置以将由所述测试接入端口开关接收的串行化指令传递到所述选定测试接入端口的指令寄存器IR，其中，所述第二电路进一步包括零位数据寄存器DR，所述零位数据寄存器经配置以响应于数据扫描指令将由所述测试接入端口开关接收的串行化数据传递到所述选定测试接入端口；及
第三电路，其经配置以响应于所述选择代码将从所述选定测试接入端口接收的串行化数据转发到所述测试接入端口开关的输出。
2.如权利要求1所述的测试接入端口开关，其中所述指令寄存器经配置以响应于选择测试接入端口指令捕获所述选择代码。
3.如权利要求2所述的测试接入端口开关，其中所述第二电路进一步包括锁存电路，所述锁存电路经配置以存储由所述指令寄存器捕获的所述选择代码且将所述选择代码提供给所述第一和第三电路。
4.如权利要求1所述的测试接入端口开关，其中所述第二电路进一步包括旁路数据寄存器，所述旁路数据寄存器经配置以响应于旁路指令将由所述测试接入端口开关接收的所述串行化数据转向到所述测试接入端口开关的所述输出。
5.如权利要求4所述的测试接入端口开关，其中所述旁路指令对应于指示测试接入端口开关旁路状态的所述选择代码。
6.如权利要求5所述的测试接入端口开关，其中所述第三电路经配置以响应于指示所述测试接入端口开关旁路状态的所述选择代码将所述经转向的串行化数据从所述旁路数据寄存器转发到所述测试接入端口开关的所述输出。
7.如权利要求4所述的测试接入端口开关，其中所述第二电路进一步包括状态机逻辑，所述状态机逻辑经配置以响应于指令寄存器指令选择所述指令寄存器、响应于所述数据扫描指令选择所述零位数据寄存器且响应于所述旁路指令选择所述旁路数据寄存器。
8.如权利要求1所述的测试接入端口开关，其中所述第一电路经配置以响应于所述选择代码的改变向所述测试接入端口中的新选定一者提供所述时钟信号，所述指令寄存器经配置以将随后由所述测试接入端口开关接收的串行化指令传递到所述新选定测试接入端口，且所述第三电路经配置以响应于所述改变的选择代码将随后从所述新选定测试接入端口接收的串行化数据转发到所述测试接入端口开关的所述输出。
9.如权利要求1所述的测试接入端口开关，其中所述第一电路包括多路分用器电路且所述第三电路包括多路复用器电路。
10.一种电子系统，其包括：
多个电子电路组件，每一电子电路组件具有一测试接入端口TAP；及
测试接入端口开关，其用于提供对每一测试接入端口的接入，所述测试接入端口开关包括：
第一电路，其经配置以响应于包含在由所述测试接入端口开关接收的串行化指令中的选择代码向所述测试接入端口中的选定一者提供时钟信号；
第二电路，其包括指令寄存器IR，对具有所述选择代码和与旁路指令相关联的位序列的选择TAP指令进行响应，其中，所述IR用于经配置以将由所述测试接入端口开关接收的串行化指令传递到所述选定测试接入端口的指令寄存器IR，其中，所述第二电路进一步包括零位数据寄存器DR，所述零位数据寄存器经配置以响应于数据扫描指令将由所述测试接入端口开关接收的串行化数据传递到所述选定测试接入端口；及
第三电路，其经配置以响应于所述选择代码将从所述选定测试接入端口接收的串行化数据转发到所述测试接入端口开关的输出。
11.如权利要求10所述的电子系统，其中每一电子电路组件包括一与芯片上系统集成电路相关联的核心。
12.如权利要求10所述的电子系统，其中每一电子电路组件包括一安装在载体上的集成电路。
13.如权利要求11所述的电子系统，其中所述第二电路进一步包括旁路数据寄存器，所述旁路数据寄存器经配置以通过响应于旁路指令将由所述测试接入端口开关接收的所述串行化数据转向到所述测试接入端口开关的所述输出而绕开所述选定测试接入端口。
14.如权利要求13所述的电子系统，其中所述第三电路经配置以响应于所述旁路指令将所述经转向的串行化数据从所述旁路数据寄存器转发到所述测试接入端口开关的所述输出。
15.如权利要求13所述的电子系统，其中所述第二电路进一步包括状态机逻辑，所述状态机逻辑经配置以响应于指令寄存器指令选择所述测试接入端口开关指令寄存器，响应于所述数据扫描指令选择所述零位数据寄存器且响应于所述旁路指令选择所述旁路数据寄存器。
16.如权利要求10所述的电子系统，其中所述第一电路经配置以响应于所述选择代码的改变向所述测试接入端口中的新选定一者提供所述时钟信号，所述测试接入端口开关指令寄存器经配置以将随后由所述测试接入端口开关接收的串行化指令传递到所述新选定测试接入端口，且所述第三电路经配置以响应于所述改变的选择代码将随后从所述新选定测试接入端口接收的串行化数据转发到所述测试接入端口开关的所述输出。
17.如权利要求10所述的电子系统，其中所述测试接入端口开关的所述指令寄存器经配置以响应于选择测试接入端口指令捕获所述选择代码。
18.如权利要求17所述的电子系统，其中所述选择测试接入端口指令包括包含在具有二进制长度n的旁路指令中的所述选择代码，其中n等于包含在所述测试接入端口中的最长指令寄存器的位长度。
19.如权利要求17所述的电子系统，其中所述第二电路进一步包括锁存电路，所述锁存电路经配置以存储由所述测试接入端口开关指令寄存器捕获的所述选择代码且将所述选择代码提供给所述第一和第三电路。
20.一种通过测试接入端口开关控制对两个以上测试接入端口TAP的接入的方法，其包括：
响应于包含在由所述测试接入端口开关接收的串行化指令中的选择代码向所述测试接入端口中的选定一者提供时钟信号；
接收选择TAP指令，该选择TAP指令包括选择代码和与旁路指令相关联的位序列，并致使所述时钟信号提供给相应于所述选择代码的TAP；
响应于数据扫描指令将由所述测试接入端口开关接收的串行化指令传递到所述选定测试接入端口；及
响应于所述选择代码将从所述选定测试接入端口接收的串行化数据转发到所述测试接入端口开关的输出。
21.如权利要求20所述的方法，其进一步包括响应于选择测试接入端口指令将所述选择代码存储在所述测试接入端口开关中。
22.如权利要求20所述的方法，其进一步包括响应于旁路指令将由所述测试接入端口开关接收的所述串行化数据转向到所述测试接入端口开关的所述输出。
23.如权利要求20所述的方法，其进一步包括：
响应于所述选择代码的改变向所述测试接入端口中的新选定一者提供所述时钟信号；
将随后由所述测试接入端口开关接收的串行化指令传递到所述新选定的测试接入端口；及
响应于所述改变的选择代码将随后从所述新选定的测试接入端口接收的串行化数据转发到所述测试接入端口开关的所述输出。
24.一种接入电子系统中的两个以上测试接入端口TAP中的一者的方法，其包括：
响应于包含在由测试接入端口开关接收的串行化指令中的选择代码选择所述测试接入端口中的一者；
接收选择TAP指令，该选择TAP指令包括选择代码和与旁路指令相关联的位序列，并致使所述时钟信号提供给相应于所述选择代码的TAP；
响应于数据扫描指令将由所述测试接入端口开关接收的串行化信息传递到所述选定测试接入端口；及
将从所述选定测试接入端口接收的串行化数据转发到所述测试接入端口开关的输出。
25.如权利要求24所述的方法，其中选择所述测试接入端口中的一者包括响应于所述选择代码向所述测试接入端口中的选定一者提供活动时钟信号。
26.如权利要求25所述的方法，其中向所述测试接入端口中的选定一者提供活动时钟信号包括：
在所述测试接入端口开关中捕获所述选择代码；及
启动所述测试接入端口开关的对应于与所述所捕获选择代码相关联的所述测试接入端口的时钟信号输出。
27.如权利要求26所述的方法，其中在所述测试接入端口开关中捕获所述选择代码包括：
将所述选择测试接入端口指令的每一位扫描到所述测试接入端口中直到所述选择代码被加载到所述测试接入端口开关的指令寄存器IR中为止；及
存储被加载到所述测试接入端口开关指令寄存器中的所述选择代码。
28.如权利要求27所述的方法，其中将所述选择测试接入端口指令的每一位扫描到所述测试接入端口中直到所述选择代码被加载到所述测试接入端口开关指令寄存器中为止包括将所述选择测试接入端口指令的n个位扫描到所述测试接入端口中，其中n等于包含在所述测试接入端口中的最长指令寄存器的位长度。
29.如权利要求24所述的方法，其进一步包括：
响应于所述选择代码的改变而新选择不同的测试接入端口；
将随后由所述测试接入端口开关接收的串行化信息传递到所述新选定的测试接入端口；及
将随后从所述新选定的测试接入端口接收的串行化数据转发到所述测试接入端口开关的所述输出。
30.如权利要求24所述的方法，其进一步包括响应于由所述测试接入端口开关接收的旁路指令绕过所述选定测试接入端口。
31.如权利要求30所述的方法，其中绕过所述选定测试接入端口包括响应于所述旁路指令将由所述测试接入端口开关接收的串行化数据转向到所述测试接入端口开关的所述输出。
32.如权利要求24所述的方法，其中将由所述测试接入端口开关接收的串行化信息传递到所述选定测试接入端口包括：
响应于数据扫描指令将由所述测试接入端口开关接收的串行化数据经由包含在所述测试接入端口开关中的零位数据寄存器传递到所述选定测试接入端口；及
响应于指令寄存器指令将由所述测试接入端口开关接收的串行化指令经由包含在所述测试接入端口开关中的指令寄存器IR传递到所述选定测试接入端口。
CN200780012646XA 2006-04-12 2007-04-12 测试接入端口开关 Expired - Fee Related CN101421633B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/402,431 2006-04-12
US11/402,431 US20070255990A1 (en) 2006-04-12 2006-04-12 Test access port switch
PCT/US2007/066577 WO2007121330A1 (en) 2006-04-12 2007-04-12 Test access port switch

Publications (2)

Publication Number Publication Date
CN101421633A CN101421633A (zh) 2009-04-29
CN101421633B true CN101421633B (zh) 2012-10-24

Family

ID=38476891

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200780012646XA Expired - Fee Related CN101421633B (zh) 2006-04-12 2007-04-12 测试接入端口开关

Country Status (8)

Country Link
US (1) US20070255990A1 (zh)
EP (1) EP2010927B1 (zh)
JP (2) JP2009533691A (zh)
KR (1) KR20090023346A (zh)
CN (1) CN101421633B (zh)
AT (1) ATE501439T1 (zh)
DE (1) DE602007013023D1 (zh)
WO (1) WO2007121330A1 (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7877653B2 (en) * 2007-05-09 2011-01-25 Texas Instruments Incorporated Address and TMS gating circuitry for TAP control circuit
JP5022110B2 (ja) 2007-06-05 2012-09-12 ルネサスエレクトロニクス株式会社 半導体集積回路
US7895300B1 (en) * 2008-02-28 2011-02-22 Qlogic, Corporation Systems and methods for testing device ports in a storage area network
DE602008004234D1 (de) * 2008-07-03 2011-02-10 Renesas Electronics Corp Integrierte Halbleiterschaltung
US20120324302A1 (en) * 2011-06-17 2012-12-20 Qualcomm Incorporated Integrated circuit for testing using a high-speed input/output interface
CN109085496B (zh) * 2012-08-10 2020-11-03 株式会社杰士汤浅国际 开关故障诊断装置及蓄电装置
JP5983171B2 (ja) * 2012-08-10 2016-08-31 株式会社Ｇｓユアサ スイッチ故障診断装置、蓄電装置
CN103809104B (zh) * 2012-11-09 2017-03-01 瑞昱半导体股份有限公司 扫描时脉产生器以及扫描时脉产生方法
CN105721917B (zh) * 2016-02-24 2018-08-07 浪潮软件集团有限公司 一种端口复用的电路及数字电视机顶盒
CN108205087A (zh) * 2016-12-20 2018-06-26 中国航天科工集团八五研究所 一种具有计时功能的全自动测试系统
US10395691B1 (en) * 2017-08-18 2019-08-27 Seagate Technology Llc Device configured to switch a test system channel between multiple drive controllers
CN107729614A (zh) * 2017-09-18 2018-02-23 北京空间飞行器总体设计部 一种可扩展的通用功能级异步电路
US20190242941A1 (en) * 2018-02-06 2019-08-08 Marvell World Trade Ltd. Methods and Apparatus for Testing an Integrated Circuit
CN112416482B (zh) * 2019-08-23 2024-04-23 钉钉控股（开曼）有限公司 界面切换方法及装置
US11789067B1 (en) * 2020-02-07 2023-10-17 Marvell Israel (M.I.S.L) Ltd. Physical layer parameter compliance in high speed communication networks
CN112290932B (zh) * 2020-09-30 2022-09-06 上海兆芯集成电路有限公司 电路及其测试电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6324662B1 (en) * 1996-08-30 2001-11-27 Texas Instruments Incorporated TAP and linking module for scan access of multiple cores with IEEE 1149.1 test access ports
US6686759B1 (en) * 2000-11-28 2004-02-03 Cadence Design Systems, Inc. Techniques for testing embedded cores in multi-core integrated circuit designs
EP1544633A1 (en) * 2003-12-17 2005-06-22 STMicroelectronics Limited Tap multiplexer
CN1688136A (zh) * 2005-05-20 2005-10-26 清华大学 10g网络性能测试系统并行流调度方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2278259B (en) * 1993-05-21 1997-01-15 Northern Telecom Ltd Serial bus system
US5761129A (en) * 1997-03-25 1998-06-02 Adaptec, Inc. Method and apparatus for I/O multiplexing of RAM bus
US5982684A (en) * 1998-05-28 1999-11-09 Intel Corporation Parallel access testing of a memory array
JP4627865B2 (ja) * 2000-11-07 2011-02-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR20030082135A (ko) * 2002-04-16 2003-10-22 삼성전자주식회사 반도체 소자의 테스트 프로그램 에뮬레이터 및 에뮬레이션방법
US7134061B2 (en) * 2003-09-08 2006-11-07 Texas Instruments Incorporated At-speed ATPG testing and apparatus for SoC designs having multiple clock domain using a VLCT test platform
US7284172B2 (en) * 2004-04-30 2007-10-16 International Business Machines Corporation Access method for embedded JTAG TAP controller instruction registers
US7506228B2 (en) * 2006-02-14 2009-03-17 Atmel Corporation Measuring the internal clock speed of an integrated circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6324662B1 (en) * 1996-08-30 2001-11-27 Texas Instruments Incorporated TAP and linking module for scan access of multiple cores with IEEE 1149.1 test access ports
US6686759B1 (en) * 2000-11-28 2004-02-03 Cadence Design Systems, Inc. Techniques for testing embedded cores in multi-core integrated circuit designs
EP1544633A1 (en) * 2003-12-17 2005-06-22 STMicroelectronics Limited Tap multiplexer
CN1688136A (zh) * 2005-05-20 2005-10-26 清华大学 10g网络性能测试系统并行流调度方法

Also Published As

Publication number Publication date
KR20090023346A (ko) 2009-03-04
EP2010927B1 (en) 2011-03-09
JP2012088321A (ja) 2012-05-10
EP2010927A1 (en) 2009-01-07
ATE501439T1 (de) 2011-03-15
US20070255990A1 (en) 2007-11-01
JP2009533691A (ja) 2009-09-17
CN101421633A (zh) 2009-04-29
DE602007013023D1 (de) 2011-04-21
WO2007121330A1 (en) 2007-10-25

Similar Documents

Publication Publication Date Title
CN101421633B (zh) 测试接入端口开关
US6385749B1 (en) Method and arrangement for controlling multiple test access port control modules
US8516319B2 (en) TAPS and hierarchical TLM with shift register and state machines
EP0826974A2 (en) Method and device for testing integrated circuits
US12050247B2 (en) Addressable test access port
US7581151B2 (en) Method and apparatus for affecting a portion of an integrated circuit
US7478300B2 (en) Method for testing functional boundary logic at asynchronous clock boundaries of an integrated circuit device
US20130246873A1 (en) Selectively accessing test access ports in a multiple test access port environment
US20160349320A1 (en) Remote bus wrapper for testing remote cores using automatic test pattern generation and other techniques
US20070226565A1 (en) Semiconductor integrated circuit device and method of testing same
CN114280454B (zh) 芯片测试方法、装置、芯片测试机及存储介质
US20040158784A1 (en) Microprocessor based self-diagnostic port
US8225155B2 (en) JTAG mailbox
CN218825512U (zh) 内嵌逻辑分析系统、逻辑器件和器件分析设备
Tempelmeier et al. Experimental power and performance evaluation of CAESAR hardware finalists
WO2008141062A2 (en) Test access port with address and commmand capability
CN114528034A (zh) 加载电路、方法和系统
KR100502123B1 (ko) 다중테스트억세스포트환경에서테스트억세스포트의선택적억세싱
EP4280215A2 (en) Fast and flexible ram reader and writer
Wang et al. Re-configurable embedded core test protocol

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20121024

Termination date: 20150412

EXPY Termination of patent right or utility model