CN101413994B - 一种数字化的核磁共振锁信号收发装置 - Google Patents

Abstract

本发明公开了一种数字化的核磁共振锁信号收发装置，它由锁发射机、锁接收机和锁误差输出单元组成，其特征在于：FPGA控制电路与时钟分配电路、背板接口相连，数字频率合成器分别与时钟分配电路、低通滤波器、FPGA控制电路相连；数字可变增益放大电路分别与低通滤波器、FPGA控制电路相连；低通滤波器分别与数字可变增益放大电路和探头相连；低通滤波器与探头和开关相连，可变增益放大电路与FPGA控制电路相连，混频器分别与低通滤波器、可变增益放大电路相连，IF数字化子系统分别与时钟分配电路、FPGA控制电路、低通滤波器相连；数模转换器DAC与FPGA控制电路和调理电路相连。本发明具有数字化控制、通用性好，成本低，提高了磁场稳定性和抗干扰能力。

Description

一种数字化的核磁共振锁信号收发装置

技术领域

本发明涉及核磁共振的测量装置，更具体涉及一种数字化的核磁共振信号收发装置，该装置可用于核磁共振波谱仪和磁共振成像仪。 

背景技术

核磁共振实验都要求磁场有很好的稳定性。核磁共振波谱仪锁收发机和锁补偿系统的主要目是稳定静磁场，是核磁共振仪器必不可少的重要组成部分。为解决静磁场漂移，目前通常采用“场-频联锁”方法锁定静磁场。场-频联锁的技术实现主要有两类：一类为模拟锁，它直接将色散信号经模拟电路放大和滤波后加到磁场补偿线圈中；另一类为数字锁，其使用了数字控制理论和数字信号处理技术。传统的模拟与数字锁均采用多级混频，输出频率固定的锁信号，并且在锁接收机中采用模拟正交检波技术，在进行相敏检波时，两个通道间增益的不平衡或者相位误差，都容易造成解调相位伪影。目前较新型的锁系统，将数字技术用于锁接收机中，克服了传统的模拟锁接收机的一些缺点；但是这种传统数字锁接收机虽然采用高速模数转换芯片(ADC)和高速数字信号处理芯片(DSP)，但是使用的仍然是模拟正交检波，并且这种模式的数字锁接收机结构比较复杂、成本也相对较高。 

发明内容

本发明的目的是在于提供了一种数字化的核磁共振锁信号收发装置，该装置实现了全数字化射频收发与锁误差补偿，使得装置具有数字化控制、通用性好，成本低的特点，提高了磁场稳定性和抗干扰能力。 

为了实现上述目的，本发明采用以下技术措施：对锁系统进行了改进，是一种全数字化的锁系统。相对于传统锁系统，本发明不仅能够提高静磁场的稳定度，并且具有结构相对简单、成本也相对较低、可靠性高、操作便利等优点。全数字化的核磁共振锁信号收发装置由锁发射机、锁接收机和锁误差输出单元三个部分组成。锁信号收发机使用现场可编程门阵列(FPGA，Field Programmable GateArray)作为系统控制核心，FPGA控制电路与时钟分配电路、背板接口相连，用于接收外部时钟信号和主计算机的控制命令，FPGA控制电路主要完成各个模块电路的控制、锁场信息的收发，以及比例-积分-微分控制器PID(ProportionIntegration Differentiation)控制等工作。 

锁发射机由直接数字频率合成器(DDS)、低通滤波器(LPF1、LPF2、LPF6)，开关、数字可变增益放大电路组成。DDS分别与时钟分配电路、低通滤波器(LPF1、LPF2)、FPGA控制电路相连；开关分别与低通滤波器(LPF1)、数字可变增益放大电路、FPGA控制电路相连；开关分别与低通滤波器(LPF2)、固定增益电路、FPGA控制电路相连；数字可变增益放大电路分别与低通滤波器(LPF6)、FPGA控制电路相连；低通滤波器(LPF6)分别与数字可变增益放大电路和探头相连。锁发射机采用直接数字频率合成技术(DDS)产生信号，并通过FPGA控制增益放大电路输出幅度、相位、功率可调的锁信号和接收机本振信号。 

锁接收机由IF数字化子系统、混频器(Mixer)、可变增益放大电路(VGA)、低通滤波器(LPF4、LPF5)、开关组成。低通滤波器(LPF4)与探头和开关相连，可变增益放大电路(VGA)与FPGA控制电路相连，混频器(Mixer)分别与低通滤波器(LPF3、LPF5)、可变增益放大电路(VGA)相连，IF数字化子系统分别与时钟分配电路、FPGA控制电路、低通滤波器(LPF5)相连。接收机的核心是IF数字化子系统，该IF数字化子系统完成正交数字相敏检波的工作，并输出数字化的锁误差至FPGA控制电路。 

锁误差输出单元由数模转换器DAC、调理电路组成。数模转换器(DAC)与FPGA控制电路和调理电路相连。FPGA将接收的误差信息经过PID算法处理后，送入高精度模数转换器，最后输出至补偿线圈用于补偿静磁场漂移。 

在上述的发射通道和接收通道中，使用了DDS产生锁信号和本振信号，并使用现场可编程逻辑门阵列FPGA对DDS器件进行快速配置和操作。 

本发明采用了内部工作频率480MHz、双通道输出的DDS器件。由于DDS具有非常精确的频率输出特性，因此可以使输出频率直接对准锁系统的磁共振频率。通过使用FPGA对DDS器件的动态配置，具有输出频率可调的特点，可以满足输出不同频率锁信号的要求。 

为了达到输出锁信号的幅度和功率可调，采用固定增益放大器和数控可变衰减电路串联的方法，利用FPGA控制可变衰减电路完成输出信号幅度和功率可调的工作。 

接收机首先对来自探头的信号经过放大处理，为了避免放大信号出现饱和现象，采用FPGA控制可变增益放大电路的增益值，并将放大后的信号送入混频器和本振信号进行下变频处理。 

为了提高锁接收机的宽频带应用，克服以前数字接收机接收带宽窄的缺点，采用LPF滤波器用于接收的探头信号的和经过下变频处理的信号的滤波工作。 

经过下变频后滤波的信号送入IF数字化子系统。采用整数抽取滤波的方法处理数字中频信号，应当按照下式设定IF数字化子系统的抽取因子： 

$\left\{\begin{array}{c}\frac{f_{\mathrm{clk}}}{\mathrm{Def}.}\≥2\mathrm{BW}\\ \frac{f_{\mathrm{clk}}}{\mathrm{Def}.}\≤\frac{f_{\mathrm{clk}}}{64\×n}\end{array}\right.---\left(1\right)$

其中f_clk为IF数字化子系统中的采样时钟，BW为信号带宽，Def.为数字抽取滤波器的抽取因子，n为系统分频倍数。从上式可见，为了获取正确的信号，抽取因子和分频数必须仔细选择，并根据要求的变化而需要重新设定。为了克服这个困难，采用FPGA用于IF数字化子系统的控制器，根据实验的不同要求产生不同的配置字，使得抽取因子的设定满足实验要求。 

为了进一步提高磁场的稳定性，FPGA控制电路对接收自IF数字化子系统的锁误差信息进行PID处理。另外，为了提高该锁收发机的PID算法的通用性，采用远程计算机(主计算机)配置该PID算法的一些特性参数。 

经过PID调节后的锁误差信号被送入高精度数模转换器，并经过调理电路后输出至探头(2)用于补偿静磁场漂移。 

FPGA不仅作为整个系统的控制核心，而且利用FPGA的充足资源开辟了多个RAM空间、FIFO空间，以及高速串口。FPGA利用高速串口向锁收发机外传输锁信息，并将接收的锁控制信息和锁误差信息分别存储于RAM和FIFO中。 

同现有技术相比，本发明具有以下优点： 

1)实现了全数字化锁信号射频发射，可以完成输出的频率可调、相位可调、幅度可调、功率可调等功能。

2)采用数字化的方式完成锁信号射频发射的工作，简化了锁信号发生单元的设计和结构。 

3)采用DDS技术使得发射通道可以采用低通滤波器滤除噪声，通过降低发射频率使发射机可以直接用于较低的静磁场锁发射通道中，提高了发射机的通用性和灵活性。 

4)实现了全数字化的射频接收。 

5)同发射通道一样，在接收通道采用低通滤波器提高了接收机的通用性和灵活性。 

6)同模拟接收相比，数字化接收机取消了原有的一些检波、放大等独立设备，并嵌入到数字化中频子系统内部。采用数字化接收机后能够很好的避免直流、低频调制信号的干扰，并且实部和虚部信号具有完全的正交性。数字正交检波可以直接输出实部和虚部的数字信号，简化了系统结构，在一定程度上提高了接收机的性能。 

7)同早期的数字化接收机相比，采用IF数字化子系统替代了数字信号处理器(DSP)和高速ADC，实现了系统的简化，降低了成本。 

8)在FPGA控制电路中嵌入对应的控制算法可以提高静磁场的稳定度。 

9)整个系统均可以通过操作者远程操作，实现了远程数字化控制的目标。 

附图说明

图1为一种数字化的核磁共振锁信号收发装置结构框图 

其中：(1)背板接口，(2)探头，(3)时钟分配电路：240MHz信号输入至比较器ADCMP553(ADI公司)，然后连接至时钟分配芯片AD9514(ADI公司)，(4)FPGA控制电路：(EP2C8Q208)，(5)锁发射机，(6)锁接收机，(7)误差输出，(8)直接数字频率合成器(DDS)：AD9958(ADI公司)，(9)数字可控增益放大电路：第一级放大器为GALI-5F+(Mini-Circuits)，然后级联两个可变衰减器HMC472LP4(Hittite Microwave Corporation)，再连接至第二级放大器AAH202(WJ Communications，Inc)，最后输出。(10)固定增益电路：首先是放大器为GALI-5F+(Mini-Circuits)，然后连接至PIE型衰减器，(11) 可变增益放大电路(VGA)：VGA芯片AD8369(ADI公司)，(12)IF数字化子系统：AD9874(ADI公司)，(13)数模转换器(DAC)：AD1955(ADI公司)，(14)调理电路：运算放大器OP285(ADI公司)。 

具体实施方式

下面结合附图对本发明做进一步的详细描述： 

根据图1可知：锁信号收发装置主要由锁发射机5、锁接收机6和锁误差输出单元7三个部分组成。FPGA控制电路4作为控制核心分别与时钟分配电路3和背板接口1相连，用于接收外部时钟信号和背板接口1传来的控制命令，主要完成各个模块电路的控制、锁场信息的收发，以及PID控制等工作。其中时钟分配电路3由背板接口1接收240MHz信号输入至比较器ADCMP553(ADI公司)，然后连接至时钟分配芯片AD9514(ADI公司)，时钟分配芯片AD9514输出的时钟被用于FPGA控制电路4，型号EP2C8Q208、直接数字频率合成器(DDS)8，型号AD9958(ADI公司)、IF数字化子系统12，型号AD9874(ADI公司)。 

锁发射机5由直接数字频率合成器(DDS)8、低通滤波器(LPF1、LPF2、LPF6)、开关X、开关Y、数字可变增益放大电路9组成。其中开关X、开关Y使用芯片HMC349MS8G(Hittite Microwave Corporation)，数字可控增益放大电路9第一级放大器为GALI-5F+(Mini-Circuits)，然后级联两个可变衰减器HMC472LP4(Hittite Microwave Corporation)，再连接至第二级放大器AAH202(WJ Communications，Inc)。直接数字频率合成器(DDS)8分别与时钟分配电路3、低通滤波器(LPF1、LPF2)、FPGA控制电路4相连，用于接收时钟信号并输出锁信号和本振信号分别到低通滤波器(LPF1、LPF2)；开关X分别与低通滤波器(LPF1)、数字可变增益放大电路9、FPGA控制电路4相连，通过FPGA控制电路4控制开关X，进而控制锁信号发射；开关Y分别与低通滤波器(LPF2)、接收机6上的固定增益电路10、FPGA控制电路4相连；数字可变增益放大电路9分别与FPGA控制电路4、低通滤波器(LPF6)相连；低通滤波器(LPF6)与数字可变增益放大电路9和探头2相连，将信号滤除噪声后送入探头2。锁发射机采用直接数字频率合成技术(DDS)产生信号，并通过FPGA控制电路4控制可变增益放大电路9输出幅度、相位、功率可调的锁信号和接收机 本振信号。 

锁接收机6由IF数字化子系统12AD9874(ADI公司)、混频器(Mixer)ADE-1H(Mini-Circuits)、可变增益放大电路(VGA)11、VGA芯片AD8369(ADI公司)、固定增益电路10、低通滤波器(LPF3、LPF4、LPF5)、开关Z组成。低通滤波器(LPF4)与探头2和开关Z相连，可变增益放大电路(VGA)11与FPGA控制电路4相连，固定增益电路10接收开关Y传来的本振信号，经低通滤波器LPF3滤除噪声后送入混频器(Mixer)，混频器(Mixer)分别与低通滤波器(LPF3、LPF5)、可变增益放大电路(VGA)11相连，IF数字化子系统12与时钟分配电路3、FPGA控制电路4、低通滤波器(LPF5)相连。接收机的核心是IF数字化子系统，该子系统完成正交数字相敏检波的工作，并输出数字化的锁误差至FPGA控制电路4。 

锁误差输出单元7由数模转换器(DAC)13AD1955(ADI公司)、调理电路14组成。数模转换器(DAC)13与FPGA控制电路4和调理电路14相连。FPGA将接收的误差信息经过PID算法处理后，送入高精度模数转换器，经调理电路14分别对实部和虚部两路进行I/V变换，最后输出至补偿线圈用于补偿静磁场漂移。 

在锁场控制中，来自主计算机的控制命令通过主控系统转发给锁信号收发机，用于完成对锁信号收发机硬件信息的配置，完成对锁信号特性的改变。另一方面，锁系统输出的锁误差被锁信号收发机中的控制模块通过主控系统转发给主计算机，用于显示锁系统的工作情况。其中，锁信号收发机与主控系统通过背板接口1进行交互，并利用高速串行总线完成信息传输。采用总线控制，锁信号收发机可以放置在系统总线背板任意位置。 

全数字化的核磁共振锁收发装置主要由锁发射机5、锁接收机6和锁误差输出单元7三个部分组成发射机。锁收发机使用FPGA作为系统控制核心，完成各个模块电路的控制、锁场信息的收发，以及PID控制等工作。FPGA控制电路4与锁场主控系统通过背板接口1进行交互，接收远程计算机的控制命令。此外背板接口1还为锁信号收发机提供外部时钟信号和电源，外部时钟信号经由时钟分配电路3分出几路分别送入DDS电路8、IF数字化子系统12、FPGA控制电路4。 

锁发射机5主要使用直接数字频率合成器(DDS)8产生锁信号和本振信号， DDS器件具有准确的频率微调功能，采用(FPGA)动态配置，对不同频率锁信号可以做到输出频率的可调；接收时钟分配电路输入的60MHz参考时钟，内部倍频到480MHz后输出设定频率的锁信号和设定频率的锁接收机本振信号；锁信号和锁接收机本振信号之间存在22.5MHz的频率差，并且这两路信号分别通过低通滤波器(LPF1、LPF2)滤除噪声；锁信号经可控开关X输入至数控可变增益放大电路9中，同时利用FPGA控制电路4控制数控可变增益放大电路9使锁信号的输出幅度、相位、功率可调，并最终送入探头线圈中。 

接收机的输入信号来自核磁共振谱仪探头2的接收线圈，信号首先送入低通滤波器(LPF4)滤除噪声，经可控开关Z输入到可变增益放大电路(VGA)11，为了避免放大信号出现饱和现象，采用FPGA控制电路4控制可变增益放大电路(VGA)11的增益值，并将放大后的信号送入混频器(Mixer)和本振信号进行下变频处理。其中本振信号来自直接数字频率合成器(DDS)8输出，由开关Y控制，经固定增益电路10，信号在低通滤波器(LPF3)滤波后送入到混频器(Mixer)。为了提高锁接收机的宽频带应用，克服以前数字接收机接收带宽窄的缺点，采用低通滤波器(LPF)用于接收的探头信号和经过下变频处理的信号的滤波工作(LPF4、LPF45)。经过下变频后滤波的信号送入IF数字化子系统12，由IF数字化子系统12完成正交数字相敏检波的工作，并输出数字化的锁误差至FPGA控制电路4。 

FPGA控制电路4接收到数字化的锁误差后首先存储于FPGA内的FIFO中。当上位机发送读取锁误差信息命令后，主控系统将FIFO内的数据通过背板接口读出并利用以太网发送给上位机，然后直接在上位机中显示锁信息。 

另一方面，存储于FPGA内的FIFO中的误差信息经过比例-积分-微分控制器PID处理，它实际上是一种算法。PID控制算法是工业上广泛应用的一种实现自动控制的方法，其具有结构简单，适用性好，鲁棒性好等优点；经过PID算法处理过的误差信息被送入高精度模数转换器；最后经过调理电路后输出至锁场补偿用于补偿静磁场漂移。

Claims (2)

1.一种数字化的核磁共振锁信号收发装置，它由锁发射机(5)、锁接收机(6)和锁误差输出单元(7)组成，其特征在于：锁发射机(5)由数字频率合成器(8)、低通滤波器LPF1、低通滤波器LPF2、低通滤波器LPF6、开关X、开关Y、数字可变增益放大电路(9)组成，数字频率合成器(8)分别与时钟分配电路(3)、低通滤波器LPF1、低通滤波器LPF2、FPGA控制电路(4)相连；开关X分别与低通滤波器LPF1、数字可变增益放大电路(9)、FPGA控制电路(4)相连；开关Y分别与低通滤波器LPF2、固定增益电路(10)、FPGA控制电路(4)相连；数字可变增益放大电路(9)分别与低通滤波器LPF6、FPGA控制电路(4)相连；低通滤波器LPF6分别与数字可变增益放大电路(9)和探头(2)相连；锁接收机(6)由IF数字化子系统(12)、混频器(Mixer)、可变增益放大电路(11)、固定增益电路(10)、低通滤波器LPF3、低通滤波器LPF4、低通滤波器LPF5、开关Z组成，低通滤波器LPF4与探头(2)和开关Z相连，可变增益放大电路(11)与FPGA控制电路(4)相连，混频器(Mixer)分别与低通滤波器LPF3、低通滤波器LPF5、可变增益放大电路(11)相连，低通滤波器LPF3与固定增益电路(10)相连，IF数字化子系统(12)分别与时钟分配电路(3)、FPGA控制电路(4)、低通滤波器LPF5相连；锁误差输出单元(7)由数模转换器(13)、调理电路(14)组成；数模转换器(13)与FPGA控制电路(4)和调理电路(14)相连，FPGA将接收的误差信息经过PID算法处理后，送入数模转换器(13)，并经调理电路(14)处理后，输出送至补偿线圈用于补偿静磁场漂移。

2.根据权利要求1所述的一种数字化的核磁共振锁信号收发装置，其特征在于：FPGA控制电路(4)与时钟分配电路(3)、背板接口(1)相连。

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