CN101404505A - 再现设备和再现方法 - Google Patents

Abstract

公开一种再现多个通道的信号的再现设备，包括：软－判决部分，为每个通道对以LDPC码编码的块的每个比特进行软判决，作为与低密度奇偶校验码的长度相对应的比特串；保持部分，为每个通道保持以块为单位的软－判决结果；解码部分，输入以块为单位的软－判决结果，并通过迭代解码得到估计比特串；及控制部分，基于每个通道的迭代解码结束时的迭代计数来确定多个通道中的优先顺序，其中为每个通道下个块被迭代解码，并且控制软－判决结果的输入，从而按照优先顺序对每个通道进行迭代解码。

Description

再现设备和再现方法

对于相关申请的交叉参考

本发明包含涉及2007年10月3日在日本专利局提交的日本专利申请JP 2007-259680的主题，该申请的全部内容通过参考包括在此。

技术领域

本发明涉及用来再现来自记录介质的多个通道的信号的再现设备和再现方法。具体地说，本发明涉及通过解码LDPC码来进行再现的再现设备和再现方法。

背景技术

低密度奇偶校验码(下文称作LDPC码)正引起大量注意。已经清楚，类似于turbo码等，LDPC码当其代码长度增大时可呈现接近Shannon极限的性能。而且，LDPC码具有最小距离与代码长度成比例的这样一种特征，因而块差错概率特性是有利的。另外，几乎不出现所谓的误码本底现象(被观察为turbo码等的解码特性)。这些是LDPC码的优点。

LDPC码的最大特性是，定义LDPC码的奇偶校验矩阵是稀疏矩阵。这里，稀疏矩阵是指具有显著小数量的元素“1”的矩阵。基于校验矩阵H产生生成矩阵G、并把二进制信息消息乘以生成矩阵G而执行以LDPC码的编码，由此产生编码字。明确地说，以LDPC码编码的编码设备首先计算生成矩阵G，其与校验矩阵H的转置矩阵H^T的关系为建立表达式GH^T＝0。

同时，作为解码LDPC码的一种方法，提出和-积算法。在和-积算法中，关于后验概率的计算被分离成“变量节点处理”和“校验节点处理”，并且它们被重复进行，由此确定具有高估计精度的比特串。后验概率是指关于编码字的条件概率，基于接受信号是已知的前提。和-积算法通过近似逐位最大后验概率解码方法而得到，是一种计算后验概率而无省略的方法。和-积算法通过使用稀疏矩阵显著地提高逼近计算的效率。

在和-积算法中，当迭代解码的迭代计数增大时，改进估计精度并且可校正代码差错。一般地，把上限施加到迭代计数。这是因为，在和-积算法中，不保证迭代计数的增大能提供满足奇偶搜索条件的比特串的这样一种收敛。

当以和-积算法解码LDPC码的方法用于要求进行实时操作的系统时，例如，在对带状磁性记录介质实时记录/再现的设备上再现数据，应该在更严格的限制下设置迭代计数的上限。如果即使当超过迭代计数的上限时也得不到满足奇偶搜索条件的比特串，则迭代解码被强迫终止以作为差错校正中的差错。

另外，日本专利申请公开No.2007-6382公开了一种在LDPC码的迭代解码中，基于对一帧可分配给迭代解码的允许时间、一帧中代码块的数量、及每个代码块大小，确定每个代码块的最大迭代计数以便在处理效率和功率消耗方面确定最佳迭代计数的技术。

发明内容

当以和-积算法解码LDPC码的方法用于对带状磁性记录介质在多通道上进行记录/再现的磁性记录/再现设备的数据再现时，用来解码LDPC码的LDPC解码器被提供给每个通道，并且在相应通道上的LDPC解码被并行进行，或者在通道上逐一解码LDPC码，就是说，以时分方式使用一个LDPC解码器以在每个通道上进行时分迭代解码。

优先考虑到成本问题，采用一种结构，其中使用一个LDPC解码器以时分方式在多个通道上进行时分LDPC解码。然而，这种情况下，产生如下问题。

使用一个LDPC解码器以时分方式在多个(这种情况下，两个)通道上进行时分LDPC解码的情况下，要求大量迭代处理以在前一通道上的LDPC解码中得到满足奇偶搜索条件的比特串。因此，当迭代处理重复了系统确定的最大次数或被重复接近于其的次数时，则担心下一通道上不能进行LDPC解码，或者即使可能，也不能充分进行，结果是LDPC解码可能被迫终止，这可能导致差错校正中差错的出现。

鉴于以上，考虑有一种方法，其中通过把系统确定的最大迭代计数均匀地除以通道数量所得到的次数分发并分配给每个通道上的LDPC解码。然而，这种方法中，分配用于每个通道上的LDPC解码的迭代处理的最大迭代计数限于1/(通道数量)，结果是系统确定的最大迭代计数的使用效率降低并且差错率增大。

鉴于上述情况，已形成本发明以提供一种再现设备和一种再现方法，能够当使用一个LDPC解码器进行通道上的LDPC码的时分迭代解码时，优化分配有限迭代计数给多个通道的每一个，并降低差错率。

为了解决上述问题，在本发明的实施例中，希望提供一种配置成再现多个通道的信号的再现设备。再现设备包括软-判决装置、保持装置、解码装置及控制装置。软-判决装置为多个通道的每一个通道对块的每个比特进行软判决，块以LDPC(低密度奇偶校验)码编码成与LDPC码的长度相对应的比特串。保持装置为多个通道的每一个通道保持以块为单位的软-判决结果，软-判决结果由软-判决装置得到。解码装置输入以块为单位的软-判决结果，并通过迭代解码得到估计比特串。控制装置基于多个通道的每一个的迭代解码结束时的迭代计数，确定多个通道(在其中每个通道上下个块被迭代解码)中的优先顺序，并且为多个通道的每一个通道控制以块为单位的软-判决结果从保持装置到解码装置的输入，从而按照优先顺序为多个通道的每一个进行迭代解码。

本发明的实施例中，控制装置基于多个通道的每一个通道上的迭代解码结束时的迭代计数，确定多个通道(在其中每个通道上下个块被迭代解码)中的优先顺序，并且为多个通道的每一个通道控制以块为单位的软-判决结果的输入，从而按照优先顺序为多个通道的每一个进行迭代解码。结果，在使用一个LDPC解码器在多个通道上对LDPC码进行时分迭代解码的情况下，可优化分配到通道的有限迭代计数，并因而可减小差错率。

本发明实施例中的再现设备中，软-判决装置可得到以比特为单位的后验概率的对数-似然比率作为软-判决结果。

本发明实施例中的再现设备中，控制装置可以确定多个通道中的优先顺序，从而在某一通道(迭代解码结束时，其上的迭代解码进行得比任何其它通道次数少)上的下个块先于其它通道被迭代解码。以这种结构，第一通道上的迭代解码以较小迭低计数结束的概率变高，并因而较大迭代计数可分配给下一通道上的迭代解码，这可降低块差错发生概率。就是说，当SN比由于低质量的再现信号而变得较小时，用于LDPC码的迭代解码的迭代计数增大。再现信号的质量主要取决于例如记录头或再现头的特性，所以在特定通道迭代解码时的迭代计数可能比在另一通道上大。因此，通过首先在先前迭代计数较小的通道上进行迭代解码，增大了较大有限迭代计数可分配到下一通道的迭代解码的概率。

根据本发明实施例的再现设备中，当在多个通道上进行迭代解码时，解码装置设置迭代计数的上限。当要求实时的数据再现时，考虑到时间压力而确定迭代计数的上限。本发明中，在如上描述的那样设置迭代计数的上限的情况下，通过优化分配到通道的有限迭代计数，可降低差错率。

根据本发明实施例的再现设备中，解码装置在变量节点处理和校验节点处理中对后验概率进行计算，并进行它们之间的迭代处理。这种方法称作和-积算法，用和-积算法，通过重复进行迭代处理可确定具有高估计精度的比特串。后验概率是指关于编码字的条件概率，基于接受信号是已知的前提。和-积算法通过近似逐位最大后验概率解码方法而得到，这是一种计算后验概率而无省略的方法。和-积算法通过使用稀疏矩阵显著提高近似计算的效率。

根据本发明的另一实施例，提供有一种再现多个通道的信号的方法。方法包括：为多个通道的每一个通道对块的每个比特进行软判决，块以LDPC(低密度奇偶校验)码编码成与LDPC码的长度相对应的比特串；输入以块为单位的软-判决结果，并通过迭代解码得到估计比特串；及基于为多个通道的每一个的迭代解码结束时的迭代计数，确定多个通道(其中为每个通道下个块被迭代解码)中的优先顺序，并且进行控制，从而按照优先顺序为多个通道的每一个进行迭代解码。

根据本发明的实施例，基于多个通道的每一个的迭代解码结束时的迭代计数确定多个通道(其中每个通道上下个块被迭代解码)中的优先顺序、并且进行控制从而按照优先顺序为多个通道的每一个进行迭代解码，在使用一个LDPC解码器在多个通道上对LDPC码进行时分迭代解码的情况下，可优化分配给通道的有限迭代计数，并因而可减小差错率。

另一种配置成再现多个通道的信号的再现设备包括软-判决部分、保持部分、解码部分及控制部分。软-判决部分为多个通道的每一个通道对块的每个比特进行软判决，块以LDPC(低密度奇偶校验)码编码成与LDPC码的长度相对应的比特串。保持部分为多个通道的每一个通道保持以块为单位的软-判决结果，软-判决结果由软-判决部分得到。解码部分输入以块为单位的软-判决结果，并通过迭代解码得到估计比特串。控制部分基于多个通道的每一个的迭代解码结束时的迭代计数确定多个通道(在其每一个上，下个块被迭代解码)中的优先顺序，并为多个通道的每一个通道控制以块为单位的软-判决结果从保持部分到解码部分的输入，从而按照优先顺序为多个通道的每一个进行迭代解码。

根据本发明的实施例，在使用一个LDPC解码器在多个通道上对LDPC码进行时分迭代解码的情况下，可优化分配给通道的有限迭代计数，并因而可减小差错率。

本发明的这些和其它目的、特征和优点在附图所示的最好模式实施例的如下详细描述的启示下将变得更明白。

附图说明

图1是方块图，表示根据本发明实施例的磁性记录/再现设备中的记录设备结构；

图2是方块图，表示根据本发明实施例的磁性记录/再现设备中的再现设备结构；

图3是表示记录介质上由图1所示的记录设备记录的1块记录比特串的结构图；

图4是表示LDPC码的奇偶校验矩阵H的节点表示图；

图5是以LDPC解码器迭代解码LDPC码的流程图；

图6是表示用于1块的每个比特的对数-似然比(LLR)被设置到变量节点的状态的图；

图7是表示计算从变量节点n到校验节点m给出的消息Bmn的图；

图8是表示计算从校验节点m到变量节点n给出的消息Amn的图；

图9是在使用一个LDPC解码器以时分方式进行两个通道上的时分迭代解码的情况下，对缓冲器/选择器控制器的控制流程图；及

图10是关于两个通道之间的迭代解码的顺序控制的计时图。

具体实施方式

下文参照附图将描述本发明的实施例。

图1和2各自表示根据本发明实施例的再现设备应用于对带状磁性记录介质进行记录/再现的磁性记录/再现设备的情况下的实施例的结构。图1是表示在磁性记录/再现设备中的记录设备的结构图。图2表示在磁性记录/再现设备中的再现设备的结构图。

这个实施例的磁性记录/再现设备用多个记录头在带状磁性记录介质上记录多个通道的信号，并且用多个再现头从带状磁性记录介质再现多个通道的信号。这个实施例中，将对通道数量是两个的情形给出描述，但在本发明中数量仅必须是至少两个。

首先，参照图1将描述记录设备结构。如图1所示，记录设备包括数据分发部分10、首部添加部分11A和11B、LDPC编码部分12A和12B、SYNC图案添加部分13A和13B、记录放大器14A和14B、及记录头15A和15B。这里，把首部添加部分11A和11B、LDPC编码部分12A和12B、SYNC图案添加部分13A和13B、记录放大器14A和14B、及记录头15A和15B分别提供给每个通道。

数据分发部分10把用户数据划分到所述数量的通道，并且把划分数据分发给在每个通道的首部添加部分11A和11B。

首部添加部分11A和11B各自把各种辅助信息项作为再现控制所必需的首部添加到为每个通道划分的用户数据上。

LDPC编码部分12A和12B各自对添加了首部的数据进行LDPC编码，并且产生LDPC编码字。

SYNC图案添加部分13A和13B各自把用来检测块的SYNC图案添加到由LDPC编码部分12A和12B的每一个产生的编码字的首部。

记录放大器14A和14B基于从SYNC图案添加部分13A和13B的每一个输出的记录代码串，分别驱动记录头15A和15B。记录头15A和15B各自把信号记录在带状磁性记录介质16上。

接下来，将解释这个实施例中磁性记录/再现设备的记录设备的操作。首先，用户数据被输入到数据分发部分10中，并划分到所述数量的通道以分发到首部添加部分11A和11B。按如下进行对每个通道的连续操作。

首部添加部分11A和11B各自把各种辅助信息项作为用户数据的再现控制所必需的首部添加到从数据分发部分10供给的用户数据上。随后，LDPC编码部分12A和12B各自编码已添加了首部的数据，从而数据由与LDPC码长度N相对应的比特计数所代表。例如，从定义奇偶性代码的校验矩阵H计算建立GH^T＝0的生成矩阵G、并把对其已添加首部的数据乘以生成矩阵G，进行LDPC编码。这里，定义奇偶性代码的校验矩阵H的特征在于由M行和N列的元素“0”和“1”构成并且是稀疏矩阵。稀疏矩阵是指具有显著小数量的元素“1”的矩阵。通过编码获得的比特计数是LDPC码长度N。与LDPC码长度N相对应的比特串被作为1个块。

接下来，SYNC图案由SYNC图案添加部分13A和13B的每一个添加到块的首部，由此得到1块的记录比特串。

图3表示1块的记录比特串的结构。如图3所示，用于块检测的SYNC图案添加到1块的记录比特串的首部。SYNC图案跟随有编码字，作为通过编码对其已添加首部的用户数据得到的1块的比特串。编码字由对其已添加首部的用户数据的消息比特串和校验比特串构成。

此后，记录放大器14A和14B基于记录比特串分别驱动记录头15A和15B，由此把信号记录在带状磁性记录介质16上。

接下来，参照图2，将描述再现设备的结构。如图2所示，再现设备包括再现头21A和21B、再现放大器22A和22B、AD转换器23A和23B、HPF(高通滤波器)24A和24B、前置滤波器25A和25B、数字相位同步电路26A和26B、适应均衡滤波器27A和27B、软-判决检测器28A和28B、SYNC检测器29A和29B、缓冲器30A和30B、选择器31、LDPC解码器32、数据处理器33、及缓冲器/选择器控制器34。把再现头21A和21B、再现放大器22A和22B、AD转换器23A和23B、HPF(高通滤波器)24A和24B、前置滤波器25A和25B、数字相位同步电路26A和26B、适应均衡滤波器27A和27B、软-判决检测器28A和28B、SYNC检测器29A和29B、及缓冲器30A和30B分别提供给每个通道。选择器31、LDPC解码器32、数据处理器33、及缓冲器/选择器控制器34被单独提供。

再现头21A和21B各自读取在磁性记录介质16上记录的信号。再现放大器22A和22B各自把来自再现头21A和21B的每一个的输出放大到在后续电路可处理的电平。AD转换器23A和23B各自把从再现放大器22A和22B的每一个输出的模拟再现信号转换成数字值。HPF 24A和24B各自从来自AD转换器23A和23B的输出除去后续处理中不必要的低频分量。前置滤波器25A和25B各自为了相位同步对已经通过HPF 24A和24B的再现信号进行均衡处理。数字相位同步电路26A和26B从已经由AD转换器23A和23B异步采样的再现信号产生相位同步数据序列。适应均衡滤波器27A和27B各自基于从后级的软-判决检测器28A和28B的每一个输出的误差信号把其抽头(tap)系数更新到最优值，并且把输入信号均衡到预定目标均衡特性。

至于软-判决检测器28A和28B，例如使用后验概率检测器。后验概率检测器对每个比特基于输入值y计算后验概率P0＝P(x＝0|Y＝y)、P1＝P(x＝1|Y＝y)，并且输出对数概率比(LLR)λ＝log(P1/P0)。这里，x代表记录比特，并且例如取值“0”或“1”。

应当注意，后验概率检测器使用格架图(trellis diagram)可以从多个输入值(包含以前和以后的)得到LLR。格架图代表根据输入比特串在编码器状态变化过程中产生的代码串。

SYNC检测器29A和29B各自从软-判决检测器28A和28B确定的LLR检测在块首部的SYNC图案，并且进行控制，从而1块的最新LLR保持在缓冲器30A和30B中。

缓冲器30A和30B各自为每个通道保持1块的LLR。以块为单位对缓冲器30A和30B写入LLR是由SYNC检测器29A和29B控制，并且其读取由缓冲器/选择器控制器34控制。

选择器31在缓冲器/选择器控制器34的控制下选择缓冲器30A和30B之一以把LLR以块为单位供给到LDPC解码器32。

LDPC解码器32是进行LDPC码的迭代解码的电路，以块为单位LLR通过选择器31输入而作为输入。LDPC解码器32把每个通道在迭代解码结束时的迭代计数输出到缓冲器/选择器控制器34。

缓冲器/选择器控制器34包括寄存器，用来存储每个通道在迭代解码结束时的迭代计数，该迭代计数已经由LDPC解码器32输入。基于通道在迭代解码结束时的已存储在寄存器中的迭代计数，缓冲器/选择器控制器34确定其中在后续块中进行迭代解码的通道的优先顺序。然后，缓冲器/选择器控制器34从缓冲器30A和30B读取数据并且控制选择器31，从而对通道的迭代解码按优先顺序依次进行。

数据处理器33是用来基于LDPC解码器32获得的估计编码字对每个通道恢复数据项并连接数据项由此恢复记录数据的电路。

接下来，将给出通过LDPC解码器32迭代解码LDPC码的详细描述。这个实施例中，LDPC码的迭代解码使用和-积算法进行。和-积算法中，对于后验概率的计算按“变量节点处理”和“校验节点处理”的两种处理进行。所述处理迭代地进行，由此确定具有高估计精度的比特串。

图4是表示LDPC码的奇偶校验矩阵H的节点表示图。LDPC码的奇偶校验矩阵H(N行和M列)由N个变量节点、M个校验节点以及若干条边线表示。当奇偶校验矩阵H的第M行和第n列中的元素hmn是“1”时，边线连接变量节点n和校验节点m。

图5是通过LDPC解码器32迭代解码LDPC码的流程图。LDPC解码器32基于来自SYNC检测器29A和29B的SYNC检测信号检测块首部，并且用于1块的每个比特的对数概率比(LLR)L1、L2、...、Ln被依次设置到图6所示的N个变量节点(步骤S101)。

接下来，LDPC解码器32初始化从校验节点到变量节点的消息Amn和迭代计数R(步骤S102)，并且设置迭代解码的有限迭代计数u(步骤S103)。

此后，跳过步骤S104、S105、S106及S107，并且然后把迭代计数R增加1(步骤S108)。之后，按如下进行第一次迭代处理。

作为变量节点处理，LDPC解码器32由如下表达式计算从变量节点n到校验节点m给出的消息Bmn(步骤S109)。图7是表示计算消息Bmn的方法的图。

[表达式1]

$B_{\mathrm{mn}}=\underset{n^{\′}\∈B\left(n\right)-m}{\mathrm{\Σ}}{A}_{\mathrm{mn}}+L_n...\left(1\right)$

这里，通过从链接到变量节点n上的校验节点集B(n)排除校验节点m，图7表示为m′，得到B(n)-m(“-”意味着“排除”)。图7表示的Am′n是到变量节点n的用校验节点m′计算的消息。因为消息Am′n的初始值是0，所以从变量节点n到校验节点m的第一消息Bmn是Ln。

接下来，LDPC解码器32使用如下表达式计算从校验节点m到变量节点n的消息Amn(步骤S110)。图8是表示消息Amn的计算方法的图。

[表达式2]

$A_{\mathrm{mn}}=\underset{n^{\′}\∈A\left(m\right)-n}{\mathrm{\Π}}\mathrm{sign}\left(B_{\mathrm{mn}}\right)f\left(\underset{n^{\′}\∈A\left(m\right)-n}{\mathrm{\Σ}}\left(\right|B_{\mathrm{mn}}\left|\right)\right)...\left(2\right)$

这里，函数f(x)是Gallager函数，并且由f(x)＝ln((exp(x)+1)/(exp(x)-1))确定。通过从链接到校验节点m上的变量节点集A(m)排除变量节点n，表示为n′，得到A(m)-n(“-”意味着“排除”)。图8表示的Bmn′是到校验节点m的用变量节点n′计算的消息。

接下来，返回到步骤S103，LDPC解码器32使用如下表达式计算对数后验概率比的近似值Kn。

[表达式3]

$K_n=\underset{m^{\′}\∈B\left(n\right)}{\mathrm{\Σ}}{A}_{\mathrm{mn}}+L_n...\left(3\right)$

应当注意，对于LSI上的实施，近似表达式用来计算消息Amn、消息Bmn及函数f(x)。

当结束上述消息Amn、消息Bmn、对数后验概率比的近似值Kn的计算时，LDPC解码器32基于对数后验概率比的近似值Kn确定估计解码字C′n(步骤S105)。这里，C′是具有卷曲(circumflex)的C的替代表示。估计解码字C′n的确定按如下进行。当对数后验概率比的近似值Kn等于或大于0时，LDPC解码器32把估计解码字C′n确定成“0”。当对数后验概率比的近似值Kn小于0时，LDPC解码器32把估计解码字C′n确定成“1”。

接下来，LDPC解码器32判断当前得到的估计解码字C′n是否满足奇偶校验条件C′nH^T＝0(步骤S106)。这里，H^T是LDPC奇偶校验矩阵H的转置矩阵。当估计解码字C′n满足奇偶校验条件时，LDPC解码器32把当前得到的估计解码字C′n输出到数据处理器33，把迭代解码结束时的迭代计数R输出到缓冲器/选择器控制器34，并且结束解码(步骤S111)。

这里，从消息Bmn、消息Amn、对数后验概率比的近似值Kn、及估计解码字C′n的计算开始，到估计解码字C′n是否满足奇偶校验条件的判断的处理称作“一次迭代处理”。所进行迭代处理的次数称作迭代计数R。

当步骤S106判断的结果表示估计解码字C′n满足奇偶校验条件时，LDPC解码器32把当前得到的估计解码字C′n输出到数据处理器33作为解码结果，并且结束迭代解码。当估计解码字C′n不满足奇偶校验条件时，进行当前迭代计数R是否已经达到有限迭代计数u的判断(步骤S107)。在当前迭代计数R还未达到有限迭代计数u时，LDPC解码器32把迭代计数R增加1(步骤S108)，然后执行后续迭代处理。

后续处理中，LDPC解码器32重复迭代处理，直到判断产生的估计解码字C′n满足奇偶校验条件，或者直到刚好当前迭代计数R达到有限迭代计数u之前。当步骤S107判断当前迭代计数R已经达到有限迭代计数u时，就是说，即使当迭代处理重复u次时估计解码字C′n也不满足奇偶校验条件时，LDPC解码器32强迫地终止解码处理，把处理中的块作为差错块(步骤S112)。

根据这个实施例的磁性记录设备中，一个LDPC解码器32以时分方式使用，以在多个通道上进行时分迭代解码。

接下来，将给出关于使用一个LDPC解码器32以时分方式在多个通道上进行时分迭代解码的控制的描述。这里，通道数量假定是两个。这种情况下，要求LDPC解码器32是能够在两倍或更大通道频率的速率下进行解码的电路。

图9是使用一个LDPC解码器以时分方式在两个通道上进行时分迭代解码的情况下缓冲器/选择器控制器34的控制流程图。

这里，两个通道中，一个通道称作“第一通道”，而另一通道称作“第二通道”。缓冲器/选择器控制器34包括第一优先顺序寄存器、第二优先顺序寄存器、第一迭代计数寄存器、及第二迭代计数寄存器。第一优先顺序寄存器存储在第一通道上迭代解码的优先顺序。第二优先顺序寄存器存储在第二通道上迭代解码的优先顺序。第一迭代计数寄存器存储在第一通道上在最新迭代解码结束时的迭代计数。第二迭代计数寄存器存储在第二通道上在最新迭代解码结束时的迭代计数。

首先，缓冲器/选择器控制器34把初始值设置到相应通道的优先顺序寄存器。例如，把代表第一顺序优先级(下文称作“优先顺序1”)的数值1设置到第一优先顺序寄存器作为初始值，而把代表第二顺序优先级(下文称作“优先顺序2”)的数值2设置到第二优先顺序寄存器作为初始值。结果，在解码开始时，首先开始在第一通道上的迭代解码，并且然后在第一通道上的迭代解码结束之后立即开始在第二通道上的迭代解码。

此后，当检测到相应通道上的缓冲器30A和30B各自正在存储1块或更多的数据(LLR)时(在步骤S201中为是)，缓冲器/选择器控制器34把选择信号输出到选择器31，从而通道上在缓冲器30A中的数据(LLR)设置为优先顺序1，就是说，这种情况下选择第一通道(步骤S202)。基于来自缓冲器/选择器控制器34的选择信号，选择器31选择第一通道上缓冲器30A中的数据(LLR)以把数据供给到LDPC解码器32。因而，在LDPC解码器32，关于从缓冲器30A读出的1块的数据(LLR)的迭代解码由上述过程实现。

对于从多个通道首先选出的通道上的迭代解码，把计数U设置到LDPC解码器32作为有限迭代计数u。计数U是通过把完全输出1块的数据(LLR)到缓冲器30A和30B的每一个所需的时间段内可进行的最大迭代计数除以通道总数而得到。应当注意，计数U事先存储在系统中。有限迭代计数u可以在LDPC解码器32从缓冲器/选择器控制器34接收到有限迭代计数u的通知时被设置。可替换地，当LDPC解码器32从缓冲器/选择器控制器34接收通知以指示在多个通道的首先选中的通道上进行解码时，计数U可以设置为有限迭代计数u。

当LDPC解码器32结束1块的迭代解码时(步骤S203中为是)，把块的迭代解码结束时的迭代计数R通知给缓冲器/选择器控制器34。缓冲器/选择器控制器34把从LDPC解码器32通知的迭代计数R存储在对应于已给出优先顺序1的通道的迭代计数寄存器中，就是说，这种情况下是与第一通道相对应的第一迭代计数寄存器中(步骤S204)。这里，第一迭代计数寄存器中存储的迭代计数R表示为“迭代计数R1”。

随后，缓冲器/选择器控制器34把选择信号输出到选择器31，从而选择在已给出优先顺序2的通道(就是说，这种情况下的第二通道)上的缓冲器30B的数据(LLR)(步骤S205)。基于来自缓冲器/选择器控制器34的选择信号，选择器31选择缓冲器30B的数据(LLR)，并把数据供给到LDPC解码器32。因而，在LDPC解码器32，关于从缓冲器30B读出的1块的数据(LLR)的迭代解码由上述过程实现。

对于多个通道的第二选中通道上的迭代解码，把计数(2U-R)设置到LDPC解码器32作为有限迭代计数u。计数(2U-R)通过从完全输出1块的数据(LLR)到缓冲器30A和30B的每一个所需的时间段内可进行的最大迭代计数(在通道数是两个的情况下为2U)减去在首先选中的通道上的迭代解码结束时的迭代计数R而得到。有限迭代计数u可以在LDPC解码器32从缓冲器/选择器控制器34接收到有限迭代计数u的通知时被设置。可替换地，当LDPC解码器32从缓冲器/选择器控制器34接收通知以指示在第二选中通道上进行解码时，计数2U-R可以设置为有限迭代计数u。

当LDPC解码器32结束1块的迭代解码时(在步骤S206中为是)，把块的迭代解码结束时的迭代计数R通知给缓冲器/选择器控制器34。缓冲器/选择器控制器34把从LDPC解码器32通知的迭代计数R存储在对应于已给出优先顺序2的通道的迭代计数寄存器中，就是说，这种情况下在与第二通道相对应的第二迭代计数寄存器中(步骤S207)。这里，第二迭代计数寄存器中存储的迭代计数R表示为“迭代计数R2”。

接下来，缓冲器/选择器控制器34把第一迭代计数寄存器中存储的迭代计数R1与第二迭代计数寄存器中存储的迭代计数R2相比较，并且判断是否满足R1＜R2(步骤S208)。在满足R1＜R2的情况下，把数值1设置到第一优先顺序寄存器作为在第一通道上用于迭代解码的优先顺序B1，并且把数值2设置到第二优先顺序寄存器作为在第二通道上用于迭代解码的优先顺序B2(步骤S209)。换句话说，通道上的优先顺序寄存器仍然存储初始值。与此相反，在不满足R1＜R2的情况下，把数值2设置到第一优先顺序寄存器作为在第一通道上用于迭代解码的优先顺序B1，并且把数值1设置到第二优先顺序寄存器作为在第二通道上用于迭代解码的优先顺序B2(步骤S210)。

缓冲器/选择器控制器34对两个通道上的块的下一次迭代解码的控制是分别根据新设置到通道的优先顺序寄存器的优先顺序B1和B2进行。换句话说，对多个通道上的块的下一次时分迭代解码是从前一次迭代解码结束时其迭代计数较小的通道执行。

图10表示对两个通道之间的迭代解码顺序的控制时序图的例子。这个例子中，首先开始在第一通道(ch 1)上在缓冲器30A中存储的块(块1)的迭代解码。块1的迭代解码结束后，立即开始在第二通道(ch 2)上在缓冲器30B中存储的块(块2)的迭代解码。这种情况下，对于第一通道(ch 1)上的块(块1)进行迭代处理十次，并且对于第二通道(ch 2)上的块(块2)进行三次，就是说，R1＝10和R2＝3，这不满足R1＜R2。因此，下次迭代解码从在第二通道(ch 2)上在缓冲器30B中存储的块(块4)开始。在块(块4)的迭代解码结束后，立即进行在第一通道(ch 1)上在缓冲器30A中存储的块(块3)的迭代解码。

结果，这种情况下对两个通道上的迭代解码，迭代处理对于块(块4)进行三次，并且对于块(块3)进行2U-3次。以这种方式，当到第一通道上的迭代解码结束时要求较小迭代计数时，可把较大迭代计数分配在下一通道上的迭代解码，结果是可降低块差错发生概率。

一般地，当SN比由于低质量再现信号变得较小时，LDPC码的迭代解码时的迭代计数增大。再现信号的质量主要取决于例如记录头或再现头的特性，所以一个特定通道上迭代解码时的迭代计数可能比在另一通道上的大。因此，通过首先在先前迭代计数较小的通道上进行迭代解码，增大了较大有限迭代计数u可分配在下一通道上的迭代解码的概率。

至此，描述了通道数量是两个的情形。在通道数量是三个的情况下，还是仅要求迭代解码从多个通道中的先前迭代计数较小的通道进行，并因而本发明可应用于这种情形。当然，这种情况下，LDPC解码器32必须是能够以三倍或更大通道频率的速率进行解码的电路。

如以上描述的那样，根据这个实施例，在使用一个LDPC解码器32以时分方式进行多个通道上的迭代解码的情况下，通过控制使得从先前迭代计数R较小的通道进行迭代解码，可把较大的有限迭代计数u分配到趋于要求较大迭代计数的通道上的迭代解码，结果是可降低块差错发生概率。

本发明不限于以上实施例，并且当然可以有各种变化而不脱离本发明的要点。

Claims (7)

1.一种配置成再现多个通道的信号的再现设备，包括：

软-判决装置，用来为多个通道的每一个通道对块的每个比特进行软判决，所述块是以低密度奇偶校验码编码成与所述低密度奇偶校验码的长度相对应的比特串；

保持装置，用来为多个通道的每一个通道保持以块为单位的软-判决结果，所述软-判决结果由所述软-判决装置得到；

解码装置，用来输入以块为单位的所述软-判决结果，并通过迭代解码得到估计比特串；及

控制装置，用来基于为多个通道的每一个通道上的迭代解码结束时的迭代计数来确定多个通道中的优先顺序，其中在每个通道上下个块被迭代解码，并且为多个通道的每一个通道控制以块为单位的软-判决结果从所述保持装置到所述解码装置的输入，从而按照所述优先顺序为多个通道的每一个进行迭代解码。

2.根据权利要求1所述的再现设备，

其中软-判决装置得到以比特为单位的后验概率的对数-似然比作为所述软-判决结果。

3.根据权利要求1所述的再现设备，

其中控制装置确定多个通道中的优先顺序，从而在迭代解码结束时迭代解码进行得比任何其它通道次数少的通道上的下个块先于其它通道被迭代解码。

4.根据权利要求1所述的再现设备，

其中当在多个通道上进行迭代解码时，解码装置设置迭代计数的上限。

5.根据权利要求1所述的再现设备，

其中解码装置在变量节点处理和校验节点处理中对后验概率进行计算，并进行它们之间的迭代处理。

6.一种再现多个通道的信号的方法，包括：

为多个通道的每一个通道对块的每个比特进行软判决，所述块以低密度奇偶校验码编码成与所述低密度奇偶校验码的长度相对应的比特串；

输入以块为单位的软-判决结果，并通过迭代解码得到估计比特串；及

基于为多个通道的每一个通道的迭代解码结束时的迭代计数来确定多个通道中的优先顺序，其中在每个通道上下个块被迭代解码，并且进行控制从而按照所述优先顺序为多个通道的每一个进行迭代解码。

7.一种配置成再现多个通道的信号的再现设备，包括：

软-判决部分，用来为多个通道的每一个通道对块的每个比特进行软判决，所述块是以低密度奇偶校验码编码成与所述低密度奇偶校验码的长度相对应的比特串；

保持部分，用来为多个通道的每一个通道保持以块为单位的软-判决结果，所述软-判决结果由所述软-判决部分得到；

解码部分，用来输入以块为单位的所述软-判决结果，并通过迭代解码得到估计比特串；及

控制部分，用来基于多个通道的每一个通道上的迭代解码结束时的迭代计数来确定多个通道中的优先顺序，其中在每个通道上下个块被迭代解码，并为多个通道的每一个通道控制以块为单位的软-判决结果从保持部分到解码部分的输入，从而按照所述优先顺序为多个通道的每一个进行迭代解码。

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