CN101403935B

CN101403935B - 一种直接数字频率综合器

Info

Publication number: CN101403935B
Application number: CN2008102024823A
Authority: CN
Inventors: 赖琳晖; 李小进; 赖宗声; 雷奥; 陈磊; 马和良
Original assignee: East China Normal University
Current assignee: East China Normal University
Priority date: 2008-11-10
Filing date: 2008-11-10
Publication date: 2011-11-02
Anticipated expiration: 2028-11-10
Also published as: CN101403935A

Abstract

一种直接数字频率综合器，特别适于用来产生数字正弦、余弦波形的信号，属频率综合的技术领域。该综合器利用三角函数的对称性和相角分解法来减少存储器的存储量，用移位寄存器和加法器代替乘法器，有电路简单和功耗低的优点。该综合器特别适于用在诸如无线通信设备和电子测量仪器之类的设备中作频率高度稳定的正弦波信号源。

Description

一种直接数字频率综合器

技术领域

本发明涉及一种直接数字频率综合器，特别适于用来产生数字正弦、余弦波形的信号，属频率综合的技术领域。

背景技术

基于查找表(LUT)结构的直接数字频率综合器至少需要一个存储器来存储三角函数值，以用数字方式产生相应的正弦、余弦波形的信号。为了保证输出波形的周期性和纯度，传统的直接数字频率综合器需要一个容量很大的存储器来存储大量的三角函数值，而大的存储器必然带来芯片面积大和功耗大的问题。US5999581公开一种传统的直接数字频率综合器，含有乘法器，缺点是电路复杂，消耗的硬件资源多，功耗大。

发明内容

本发明的目的是推出一种直接数字频率综合器，该综合器有存储器的容量小、电路简单和功耗低的优点。

为实现上述目的，本发明采用以下的技术方案。利用三角函数的对称性和相角分解法来减少存储器的存储量，用移位寄存器和加法器代替乘法器，使电路简单，功耗低。

现结合附图，详细说明本发明的技术方案。一种直接数字频率综合器，含相位累加器1，第一取补单元2，控制逻辑电路12，第一存储器3，第二存储器4，第一选择器5，第二选择器6，其特征在于，它还含第二取补单元7，第一移位寄存器8，第二移位寄存器9，第一加法器10，第二加法器11，相位累加器1含第一输入端In1_1、第二输入端In1_2和第一输出端Out1_1，第一取补单元2含第三输入端In2_1、第四输入端In2_2和第二输出端Out2_1，控制逻辑电路12含第五输入端In12_1、第三输出端Out12_1、第四输出端Out12_2，第五输出端Out12_3和第六输出端Out12_4，第一存储器3含第六输入端In3_1、第七输入端In3_2、第七输出端Out3_1和第八输出端Out3_2，第二存储器4含第八输入端In4_1和第九输出端Out4_1，第一选择器5含第九输入端In5_1、第十输入端In5_2、第十一输入端In5_3和第十输出端Out5_1，第二选择器6含第十二输入端In6_1、第十三输入端In6_2、第十三‘’’输入端In6_3和第十一输出端Out6_1，第二取补单元7含第十四输入端In7_1和第十二输出端Out7_1，第一移位寄存器8含第十五输入端In8_1、第十六输入端In8_2、第十三输出端Out8_1、第十四输出端Out8_2和第十五输出端Out8_3，第二移位寄存器9含第十七输入端In9_1、第十八输入端In9_2、第十六输出端Out9_1、第十七输出端Out9_2和第十八输出端Out9_3，第一加法器10含第十九输入端In10_1、第二十输入端In10_2、第二十一输入端In10_3、第二十二输入端In10_4和第十九输出端Out10_1，第二加法器11含第二十三输入端In11_1、第二十四输入端In11_2、第二十五输入端In11_3、第二十六输入端In11_4和第二十输出端Out11_1，预设的控制字连接到第一输入端In1_1，第一输出端Out1_1与第二输入端In1_2连接，第一输出端Out1_1与第五输入端In12_1、第三输入端In2_1和第八输入端In4_1连接，第三输出端Out12_1与第四输入端In2_2连接，第四输出端Out12_2与第十一输入端In5_3和第十三’输入端In6_3连接，第二输出端Out2_1与第六输入端In3_1和第七输入端In3_2连接，第七输出端Ou3_1与第九输入端In5_1和第十二输入端In6_1连接，第八输出端Ou3_2与第十输入端In5_2和第十三输入端In6_2连接，第十输出端Out5_1和第五输出端Out12_3并接后与第十四输入端In7_1和第十九输入端In10_1连接，第十一输出端Out6_1和第六输出端Out12_4并接后与第十六输入端In8_2和第二十三输入端In11_1连接，第九输出端Out4_1与第十五输入端In8_1和第十七输入端In9_1连接，第十二输出端Out7_1与第十八输入端In9_2连接，第十三输出端Out8_1与第二十输入端In10_2连接，第十四输出端Out8_2与第二十一输入端In10_3连接，第十五输出端Out8_3与第二十二输入端In104连接，第十六输出端Out9_1与第二十四输入端In11_2连接，第十七输出端Out9_2与第二十五输入端In11_3连接，第十八输出端Out9_3与第二十六输入端In11_4连接，第十九输出端Out10_1即为直接数字频率综合器的一个输出端，第二十输出端Out11_1即为直接数字频率综合器的另一个输出端。

本发明的有益效果是提供了一种直接数字频率综合器，可在不同的外部输入参考时钟频率下输出所需的数字频率，同时能极大地减小硬件资源和降低电路复杂程度。从而使其能应用在不同领域，具有结构简单、易于实现的特点。

附图说明

图1本发明的直接数字频率综合器的结构框图。

图2本发明的直接数字频率综合器产生的数字三角函数波形的频谱分析图。

具体实施方式

实施例

本实施例具有与图1所示的直接数字频率综合器的结构完全相同的结构。

一个完整的数字三角函数波形需要包含[0，2π]的范围，要存储[0，2π]范围内的值需要一个很大的存储器。为了减少存储器的大小，就必须减少所需存储采样点的个数。本发明利用三角函数的对称性来实现。经分析可知，从0到π/4的余弦函数波形正好等于从π/2到π/4的正弦函数波形。第一’存储器3a中存储[0，π/4]的正弦值，第一”存储器3b中存储[0，π/4]的余弦值，因此产生[0，π/2]的正弦函数波形只需要正向读取第一’存储器3a中的值，再逆向读取第一”存储器3b中的值；同理，可以产生[0，π/2]的余弦函数波形。再利用对称性可以产生[π/2，π]的正弦、余弦函数波形。再次利用对称性可得到[π，2π]的正弦、余弦函数波形，至此，就产生了完整周期的三角函数波形，存储器面积减小为原来的1/8。具体的三角函数转换关系如表1所示，表1中的θ代表相位累加器1的输出的m+n位，MSBs代表相位累加器1的输出的高3位。

表1 三角函数关系转换表

MSBs	phase	sine	cosine
				000	θ	sinθ	cosθ
001	π/4+θ	cos(π/4-θ)	sin(π/4-θ)
				010	π/2+θ	cosθ	-sinθ
011	3π/4+θ	sin(π/4-θ)	-cos(π/4-θ)
				100	π+θ	-sinθ	-cosθ
101	5π/4+θ	-cos(π/4-θ)	-sin(π/4-θ)
				110	3π/2+θ	-cosθ	sinθ
111	7π/4+θ	-sin(π/4-θ)	cos(π/4-θ)

本发明继续采用相角分离的方法进一步的减小存储器的大小。相位θ可以分解成两部分A和B(θ＝A+B)，相应的三角函数可分解为

\{\begin{matrix} \sin θ = \sin (A + B) = \sin A \cdot \cos B + \cos A \cdot \sin B \\ \cos θ = \cos (A + B) = \cos A \cdot \cos B - \sin A \cdot \sin B \end{matrix} - - - (1)

若B远小于A(B<<A)，，则(1)式可简化为

\{\begin{matrix} \sin (A + B) = \sin A + \cos A \cdot \sin B \\ \cos (A + B) = \cos A - \sin A \cdot \sin B \end{matrix} - - - (2)

通过(2)式，存储2^m个sinA和cosA的值以及2ⁿ个sinB的值，可以计算2^m+n个三角函数值，有效的减小了存储器的大小。

现结合图1来说明本实施例，即本发明的直接数字频率综合器的工作原理。假设相位累加器1的输出在每个时钟周期累加1’b1。

在本实施例中取m＝4、n＝3、k＝9、i＝5。相位累加器1的输出为10位，其中高3位用作控制位，低7位用作地址位进行地址寻址；低7位中的高4位传送给第一取补单元2，低3位传送给第二存储器4作为地址。第一取补单元2由控制信号Out12_1控制，其值等于In12_1的第3位，Out12_1的值为1’b0时，4位输入值不变。第一取补单元2的4位输出作为第一存储器3的输入地址。第一存储器3由第一’存储器3a和第一”存储器3b组成，第一’存储器3a中存储16(2⁴＝16)个从0到π/4的9位量化数字正弦值，第一”存储器3b中存储16个从0到π/4的9位量化数字余弦值。第一存储器3中的值如表2所示，表中A的高4位即为存储器3的输入地址。第二存储器4用来存储8(2³＝8)个从0到π/64的9位量化的数字正弦值，经观察发现高4位的值全为0，所以只需存储低5位的数字正弦值以减小存储器大小；同时为了简化后面模块的运算，将存储的正弦值进行近似。第二存储器4中的值如表3所示，表中B即为第二存储器4的输入地址。第一存储器3和第二存储器4的总大小的计算公式为

SIZE_total＝(2^m+1·k+2ⁿ·i)bits (3)

依据(3)式，本实施例中的存储器总大小为

2^m+1·k+2ⁿ.i＝2⁵·9+2³.5＝328bits (4)

表2 存储器3中存储的三角函数值

A	sinA	cosA
			0000000	000000000	111111111
0001000	000011001	111111111
			0010000	000110010	111111101
0011000	001001011	111111010
			0100000	001100011	111110110
0101000	001111100	111110000
			0110000	010010100	111101001
0111000	010101100	111100010
			1000000	011000011	111011001
1001000	011011010	111001110
			1010000	011110001	111000011
1011000	100000111	110110111
			1100000	100011100	110101001
1101000	100110000	110011011
			1110000	101000100	110001011
1111000	101010111	101111011

表3 存储器4中存储的三角函数值

B	sinB	近似值
			000	000000000	00000
001	000000011	00011
			010	000000110	00110
011	000001001	01001
			100	000001100	01100
101	000001111	10000
			110	000010010	10010
111	000010101	10101

第一存储器3共有两个9位输出，一个为数字正弦函数值的输出，另一个为数字余弦函数值的输出，同时传送给第一选择器5和第二选择器6。第一选择器5和第二选择器6由控制信号Out12_2控制，Out12_2的值等于In12_1的第2位和第3位异或后的值，当Out12_2的值为1’b1时，第一选择器5输出9位数字余弦函数值，第二选择器6输出9位正弦函数值；当Out12_2的值为1’b0时，第一选择器5输出9位数字正弦函数值，第二选择器6输出9位余弦函数值。第一选择器5的9位输出和Out12_3拼接组成10位输出，得到sinA的值，即线21；Out12_3为最高符号位，其值等于In12_1的第1位。第二选择器6的9位输出和Out12_4拼接组成10位输出，得到cosA的值，即线22；Out12_4为最高符号位，其值等于In12_1的第1位和第2位异或后的值。线21输入到第二取补单元7进行取补操作，计算得到-sinA。第二取补单元7的输出传送给第二移位寄存器9，第二移位寄存器9共由3个子移位寄存器组成，子移位寄存器的位数为20位，移位次数由第二存储器4的5位输出sinB来控制，例如sinB＝00110，则第二移位寄存器9的第一个子移位寄存器中的值为-sinA＜＜1，第二个子移位寄存器中的值为-sinA＜＜2，第三个子移位寄存器中的值为0。第二移位寄存器9输出3个子寄存器中20位值的高10位，传送给第二加法器11。第一移位寄存器8也由3个子移位寄存器组成，子移位寄存器的位数为20位，移位次数也由第二存储器4的5位输出sinB来控制，例如sinB＝10000，则第一移位寄存器8的第一个子移位寄存器中的值为cosA<<4，第二个子移位寄存器中的值为0，第三个子移位寄存器中的值为0。第一移位寄存器8输出3个子寄存器中20位值的高10位，传送给第一加法器10。第一加法器10为一个4输入的加法器，由三个2输入的加法器组成。第一加法器10的另一个输入为线21(sinA)，其高10位输出即为直接数字频率综合器的一个输出sinθ。第二加法器11也为一个4输入的加法器，由三个2输入的加法器组成。第二加法器11的另一个输入为线22(cosA)，其高10位输出即为直接数字频率综合器的一个输出cosθ。通过第一移位寄存器8和第一加法器10，就完成了sinθ＝sin(A+B)＝sinA+cosA·sinB的运算；通过第二取补单元7、第二移位寄存器9和第二加法器11，就完成了cosθ＝cos(A+B)＝cosA-sinA·sinB的运算。将实施例中产生的数字三角函数波形进行FFT变换，可以得到如图2所示的频谱图，从图中看出输出波形的频谱纯度可以达到63dB。因此，本发明的直接数字频率综合器特别适于用在诸如无线通信设备和电子测量仪器之类的设备中作频率高度稳定的正弦波信号源。

Claims

1.一种直接数字频率综合器，含相位累加器(1)，第一取补单元(2)，控制逻辑电路(12)，第一存储器(3)，第二存储器(4)，第一选择器(5)，第二选择器(6)，其特征在于，它还含第二取补单元(7)，第一移位寄存器(8)，第二移位寄存器(9)，第一加法器(10)，第二加法器(11)，相位累加器(1)含第一输入端(In1_1)、第二输入端(In1_2)和第一输出端(Out1_1)，第一取补单元(2)含第三输入端(In2_1)、第四输入端(In2_2)和第二输出端(Out2_1)，控制逻辑电路(12)含第五输入端(In12_1)、第三输出端(Out12_1)、第四输出端(Out12_2)，第五输出端(Out12_3)和第六输出端(Out12_4)，第一存储器(3)含第六输入端(In3_1)、第七输入端(In3_2)、第七输出端(Out3_1)和第八输出端(Out3_2)，第二存储器(4)含第八输入端(In4_1)和第九输出端(Out4_1)，第一选择器(5)含第九输入端(In5_1)、第十输入端(In5_2)、第十一输入端(In5_3)和第十输出端(Out5_1)，第二选择器(6)含第十二输入端(In6_1)、第十三输入端(In6_2)、第十三’输入端(In6_3)和第十一输出端(Out6_1)，第二取补单元(7)含第十四输入端(In7_1)和第十二输出端(Out7_1)，第一移位寄存器(8)含第十五输入端(In8_1)、第十六输入端(In8_2)、第十三输出端(Out8_1)、第十四输出端(Out8_2)和第十五输出端(Out8_3)，第二移位寄存器(9)含第十七输入端(In9_1)、第十八输入端(In9_2)、第十六输出端(Out9_1)、第十七输出端(Out9_2)和第十八输出端(Out9_3)，第一加法器(10)含第十九输入端(In10_1)、第二十输入端(In10_2)、第二十一输入端(In10_3)、第二十二输入端(In10_4)和第十九输出端(Out10_1)，第二加法器(11)含第二十三输入端(In11_1)、第二十四输入端(In11_2)、第二十五输入端(In11_3)、第二十六输入端(In11_4)和第二十输出端(Out11_1)，预设的控制字连接到第一输入端(In1_1)，第一输出端(Out1_1)与第二输入端(In1_2)连接，第一输出端(Out1_1)与第五输入端(In12_1)、第三输入端(In2_1)和第八输入端(In4_1)连接，第三输出端(Out12_1)与第四输入端(In2_2)连接，第四输出端(Out12_2)与第十一输入端(In5_3)和第十三’输入端(In6_3)连接，第二输出端(Out2_1)与第六输入端(In3_1)和第七输入端(In3_2)连接，第七输出端(Out3_1)与第九输入端(In5_1)和第十二输入端(In6_1)连接，第八输出端(Out3_2)与第十输入端(In5_2)和第十三输入端(In6_2)连接，第十输出端(Out5_1)和第五输出端(Out12_3)并接后与第十四输入端(In7_1)和第十九输入端(In10_1)连接，第十一输出端(Out6_1)和第六输出端(Out12_4)并接后与第十六输入端(In8_2)和第二十三输入端(In11_1)连接，第九输出端(Out4_1)与第十五输入端(In8_1)和第十七输入端(In9_1)连接，第十二输出端(Out7_1)与第十八输入端(In9_2)连接，第十三输出端(Out8_1)与第二十输入端(In10_2)连接，第十四输出端(Out8_2)与第二十一输入端(In10_3)连接，第十五输出端(Out8_3)与第二十二输入端(In10_4)连接，第十六输出端(Out9_1)与第二十四输入端(In11_2)连接，第十七输出端(Out9_2)与第二十五输入端(In11_3)连接，第十八输出端(Out9_3)与第二十六输入端(In11_4)连接，第十九输出端(Out10_1)即为直接数字频率综合器的一个输出端，第二十输出端(Out11_1)即为直接数字频率综合器的另一个输出端，第一存储器(3)由第一’存储器(3a)和第一”存储器(3b)组成，第一’存储器(3a)中存储16(2⁴＝16)个从0到π/4的9位量化数字正弦值，第一”存储器(3b)中存储16个从0到π/4的9位量化数字余弦值，正向读取第一’存储器(3a)中的值，再逆向读取第一”存储器(3b)中的值，产生[0，π/2]的正弦函数波形，正向读取第一”存储器(3b)中的值，再逆向读取第一’存储器(3a)中的值，产生[0，π/2]的余弦函数波形，利用对称性产生[π/2，π]的正弦、余弦函数波形，再次利用对称性得到[π，2π]的正弦、余弦函数波形，产生完整周期的三角函数波形，存储器面积减小为原来的1/8，具体的三角函数转换关系如表1所示，表1中的θ代表相位累加器(1)的输出的m+n位，MSBs代表相位累加器(1)的输出的高3位，

表1三角函数关系转换表

相位θ分解成两部分A和B，θ＝A+B，相应的三角函数分解为

B＜＜A，(a)式简化为

通过(b)式，存储2^m个sinA和cosA的值以及2ⁿ个sinB的值，可以计算2^m+n个三角函数值，有效的减小了存储器的大小，第二存储器(4)用来存储8(2³＝8)个从0到π/64的9位量化的数字正弦值，经观察发现高4位的值全为0，只需存储低5位的数字正弦值，减小了存储器大小，2^m＝16，m＝4，存储在第一存储器(3)中的正弦值或余弦值的长度k为9位，k＝9，2ⁿ＝8，n＝3，存储在第二存储器(4)中的正弦值的长度i为5位，i＝5，第一存储器(3)和第二存储器(4)的总大小的计算公式为

SIZE_total＝(2^m+1·k+2ⁿ·i)bits (c)

依据(c)式，存储器总大小为

2^m+1·k+2ⁿ·i＝2⁵·9+2³·5＝328bits (d)

相位累加器(1)的输出在每个时钟周期累加1’b1，相位累加器(1)的输出为10位，其中高3位用作控制位，低7位用作地址位进行地址寻址，第四输入端传送给控制逻辑电路(12)，控制逻辑电路(12)产生控制信号控制第一取补单元(2)、第一选择器(5)、第二选择器(6)、第二取补单元(7)、第一加法器(10)和第一移位寄存器(8)按序工作，低7位中的高4位传送给第一取补单元(2)，第一取补单元(2)的4位输出作为第一存储器(3)的输入地址，第一存储器(3)共有两个9位输出，一个为数字正弦函数值的输出，另一个为数字余弦函数值的输出，同时传送给第一选择器(5)和第二选择器(6)，第一选择器(5)和第二选择器(6)分别输出sinA和cosA的值，第一选择器(5)的输出传送给第二取补单元(7)和第一加法器(10)，第二取补单元(7)输出-sinA的值，第二取补单元(7)的输出传送给第二移位寄存器(9)，第二选择器(6)的输出传送给第一移位寄存器(8)和第二加法器(11)，低3位传送给第二存储器(4)作为输入地址，第二存储器(4)输出sinB的值，第二存储器(4)的输出传送给第一移位寄存器(8)和第二移位寄存器(9)，第一移位寄存器(8)和第二移位寄存器(9)分别输出cosAsinB和-sinAsinB的值，第一加法器(10)输出sin(A+B)，即sinA+cosAsinB的值，完成了sinθ＝sin(A+B)＝sinA+cosA·sinB的运算，第二加法器(11)输出cos(A+B)，即cosA-sinAsinB的值，完成了cosθ＝cos(A+B)＝cosA-sinA·sinB的运算。