CN102082571B - 一种直接数字频率合成器 - Google Patents

Abstract

本发明公开了一种直接数字频率合成器，包括α相位累加器、β正余弦信号产生器、常数乘法器、两个取负模块、选择输出模块。本发明输出频率是以一固定频率为中心，可在一定范围实现频率调整。本发明所需存储器容量得到极大压缩，减小了芯片面积，可应用于OFDM接收系统中实现频率偏移载波补偿。

Description

一种直接数字频率合成器

技术领域

本发明涉及频率合成器技术领域，尤其是一种直接数字频率合成器。

背景技术

直接数字频率合成器(DDFS)广泛应用于数字通信中。在正交频分复用技术(OFDM)等系统中，经过复杂的无线信道，载波信号会发生偏移现象，这会导致系统性能严重下降。DDFS被用来产生本振信号以实现对载波频率偏移的校正。由于下变频本振频率固定，因此DDFS产生信号频率以本振频率为中心，在一定范围内可调节。

现有技术中，DDFS用相位累加器对2^N求模产生相位，该相位作为地址对ROM存储器进行寻址得到对应相位的正余弦输出。设相位累加器的位宽为N，则可产生2^N个等频率间隔的正余弦输出。DDFS的输出信号频率可表示成

$f_{\mathrm{out}}=F_c\frac{f_s}{2^N}\∀f_{\mathrm{out}}\≤\frac{f_s}{2^N}$

其中N为相位累加器的位宽，F_c为频率控制字，f_s为DDFS输入时钟频率，其正余弦输出可表示成：

$\left\{\begin{array}{c}\sin (2\mathrm{\π}{f}_{\mathrm{out}}\mathrm{nT}+\mathrm{\φ})\\ \cos ({2\mathrm{\πf}}_{\mathrm{out}}\mathrm{nT}+\mathrm{\φ})\end{array}\right.$

在OFDM的应用中，为使DDFS实现数十赫兹频率调节，需要足够大的N值，用来存储正余弦数据的ROM查找表的容量指数倍的增长，导致芯片面积急剧增加，功耗增加。

克服现有技术的以上缺陷，本发明提供一种新的直接数字频率合成器，在用于OFDM接收系统时，使得ROM查找表可得到优化压缩，从而有效地减小芯片面积及功耗。

发明内容

本发明的目的在于，提供一种直接数字频率合成器，其可用于OFDM接收系统，压缩了存储正余弦值所需ROM查找表，所需的存储器容量得到高效压缩减小芯片面积和功耗。

本发明提供一种直接数字频率合成器，包括：

α相位累加器，其输入端连接时钟输入fs；

β正余弦信号产生器，其输入端连接时钟输入；

第一常数乘法器，其输入端分别与β正余弦信号产生器的正弦输出端、余弦输出端连接；

第一取负模块，其输入端分别与第一常数乘法器的正弦输出端、余弦输出端连接；

第二取负模块，其输入端分别与β正余弦信号产生器的正弦输出端、余弦输出端连接；

选择输出模块，其选择信号输入端与α相位累加器的输出端连接；

选择输出模块其他的输入端分别与第一取负模块的正弦输出端、余弦输出端，第一常数乘法器的正弦输出端、余弦输出端，β正余弦信号产生器的正弦输出端、余弦输出端，及第二取负模块的正弦输出端、余弦输出端连接；

选择输出模块的模式选择输入端来自外部输入；

选择输出模块根据选择信号输入端的输入，对所述选择输出模块的输入端进行选择，作为正余弦信号输出端的输出。

选择输出模块的输出端的频率以本振频率为中心，在±2KHz范围内调整；当选择输出模块的模式选择输入端的输入为“0”时，输出频率调节范围为[-2KHz，0]，当所述模式选择输入端的输入为“1”时，输出频率调节范围为[0，2KHz]。

范围内调整。本振频率为预先设定的，为时钟输入fs频率的八分之一。

其中，α相位累加器是3比特的累加器，步长为1。常数乘法器的输出是通过移位相加实现的，其常数为0.7071。

本发明直接数字频率合成器中的β正余弦信号产生器进一步包括：

β相位累加器，其输入端连接其输出端、时钟输入fc和频率控制字；

γ正余弦产生器，其输入端与β相位累加器的输出端连接；

第二常数乘法器，其输入端与γ正余弦产生器的正弦输出端连接；

第三常数乘法器，其输出端与γ正余弦产生器的余弦输出端连接；

第一二一选择器，其“0”数据输入端与第二常数乘法器的输出端连接，其“1”数据输入端与γ正余弦产生器的正弦输出端连接，其选择控制信号输入端与β相位累加器的最低位连接；

第二二一选择器，其“0”数据输入端与第三常数乘法器的输出端连接，其“1”数据输入端与γ正余弦产生器的余弦输出端连接，其选择控制信号输入端与β相位累加器的最低位连接。

其中，β相位累加器为7比特累加器，输入时钟fc的频率为2KHz，频率控制字用于调节β正余弦信号产生器产生的信号频率的大小。第二常数乘法器、第三常数乘法器的输出是通过移位相加实现的，其常数为0.000857。

在本发明中，由于本发明的直接数字频率合成器的上述结构，存储正余弦值所需的ROM查找表被优化压缩。当本发明的直接数字频率合成器被使用于OFDM接收系统时，由于所需的存储器容量减小，因此可以减小芯片面积及芯片的功耗。

附图说明

图1为本发明直接数字频率合成器的电路结构图；

图2为本发明直接数字频率合成器中的β正余弦产生器的电路结构图；

图3为本发明直接数字频率合成器中的常数乘法器的电路结构图；

图4为本发明直接数字频率合成器所采用的算法结构图。

具体实施方式

以下结合附图和实施例进一步详细阐述本发明。以下实施例并不是对本发明的限制。在不背离发明构思的精神和范围下，本领域技术人员能够想到的变化和优点都被包括在本发明中。

参考图1，图1本发明直接数字频率合成器的电路结构图。本发明的直接数字频率合成器包括，α相位累加器1，β正余弦信号产生器2，第一常数乘法器3，第一取负模块4，第二取负模块5，选择输出模块6。

其中，第一取负模块4、第二取负模块5的工作原理是：当输入的信号为R时，其输出为-R。

参考图1，α相位累加器1的输入端连接时钟输入fs，β正余弦信号产生器2的输入端连接时钟输入fc。α相位累加器1的输出端与选择输出模块6的选择信号输入端Sel连接。

β正余弦信号产生器2的输出分别为正弦输出sinβ、余弦输出cosβ。β正余弦信号产生器2的正弦输出端、余弦输出端分别与选择输出模块6的输入端E、F连接。同时，β正余弦信号产生器2的正弦输出端、余弦输出端还分别与第一常数乘法器3的输入端连接，β正余弦信号产生器2的正弦输出sinβ、余弦输出cosβ分别作为第一常数乘法器3的输入。本实施例中，第一常数乘法器3的常数为0.7071，因此，经过第一常数乘法器3的正弦输出为0.7071sinβ、余弦输出为0.7071cosβ。

第一常数乘法器3的正弦输出端、余弦输出端与第一取负模块4的输入端连接，由于第一取负模块4的工作原理，本实施例中，第一取负模块4的正弦输出为-0.7071sinβ、余弦输出为-0.7071cosβ。第一取负模块4的正弦输出端，余弦输出端分别连接至选择输出模块6的输入端A，B。同时，第一常数乘法器3的正弦输出端、余弦输出端分别连接至选择输出模块6的输入端C，D。

β正余弦信号产生器2的正弦输出端、余弦输出端还分别与第二取负模块5的输入端连接，第二取负模块5的正弦输出端、余弦输出端分别连接至6的输入端G，H。

选择输出模块6的模式选择输入端Sel_mode来自外部输入。

在本实施例中，选择输出模块6的功能是：根据选择信号输入端sel的信号和模式选择信号输入端Sel_mode的信号从输入端A、B、C、D、E、F、G、H和0中选取相应的信号并进行相加运算，分别从选择输出模块6的正弦输出端outsin、余弦输出端outcos进行输出。

本实施例中，选择输出模块6的输出频率以固定的本振频率为中心，在±2KHz范围内可调。当选择输出模块的模式选择输入端Sel_mode的输入为“0”时，输出频率调节范围为[-2KHz，0]，当模式选择输入端Sel_mode的输入为“1”时，输出频率调节范围为[0，2KHz]。本振频率为预先设定的，为时钟输入fs频率的八分之一。本振频率具体值不固定，在不同的系统中可能会有差异，在超外差的系统中，其通常指的是中频载波信号。输入时钟fc和输入时钟fs为两个分别独立的时钟信号，输入时钟fc的频率为2KHz，本振信号频率的8倍等于输入时钟fs信号的频率。频率控制字Fc用来调节β正余弦产生器2产生的信号频率的大小。

本实施例中，α相位累加器1是3比特的累加器，步长为1，从0累加到7后再从0开始依次循环。其原理如下：以sinα和cosα代表固定的本振信号，由于输入时钟fs的频率为输出固定的本振信号频率的8倍，因此α相位累加器的输出在每个2π周期内为8个固定值{0，π/4，π/2，3π/4，π，5π/4，3π/2，7π/4}，其对应的正余弦值可用下表所示，

因此可得α相位累加器输出3比特0到7的值分别代表正弦值0、0.7071、1、0.7071、0、-0.7071、-1、-0.7071，余弦值1、0.7071、0、-0.7071、-1、-0.7071、0、0.7071。

以下参考图2所示，图2是本发明直接数字频率合成器中的β正余弦产生器2的电路结构图，对β正余弦产生器2进行详细描述。

β正余弦产生器2进一步包括，β相位累加器7，γ正余弦产生器8，第二常数乘法器9，第三常数乘法器10，以及第一二一选择器11，第二二一选择器12。

β相位累加器7的输入端分别与β相位累加器7的输出端、时钟输入fc及频率控制字Fc连接。β相位累加器7的输出端还与γ正余弦产生器8的输入端连接。

γ正余弦产生器8的正弦输出端同时与第一二一选择器11的“1”数据输入端，及第二常数乘法器9的输入端连接。第二常数乘法器9的输出端连接至第一二一选择器11的“0”数据输入端。γ正余弦产生器8的余弦输出端同时与第二二一选择器12的“1”数据输入端，及第三常数乘法器10的输入端连接，第三常数乘法器10的输出端连接至第一二一选择器11的“0”数据输入端。第二常数乘法器9、第三常数乘法器10的常数为0.000857，其功能是实现sinγ和cosγ与0.000857相乘，其输出为0.000857sinγ和0.000857cosγ。

第一二一选择器11、第二二一选择器12的选择控制信号输入端分别于β相位累加器7的最低位连接。

其中，β相位累加器7为一个7比特累加器，输入时钟fc的频率为2K Hz，可以在一定范围内进行调节，累加步长为频率控制字Fc，通过调节频率控制字Fc，实现改变本实施例的直接数字频率合成器的输出频率。其中，β相位累加器7输出的高6位用来寻址δ正余弦表，高6位送入到γ正余弦产生器8以产生γ正余弦值。第二常数乘法器9、第三常数乘法器10实现0.000857与输入数据相乘。第一二一选择器11的“0”数据输入端与第二常数乘法器9的输出端连接，“1”数据输入端与γ正余弦产生器8的正弦输出端连接，输出信号为sinβ。第二二一选择器12的“0”数据输入端与第三常数乘法器10的输出端连接，“1”数据输入端与正余弦产生器8的余弦输出端连接，输出信号为cosβ。其原理如下：

令γ＝F_A·f_c/2^N，δ＝F_B·f_c/2^N，则β正余弦信号可表示成，

$\left\{\begin{array}{c}\sin \left(\mathrm{\β}\right)=\sin \mathrm{\γ}\·\cos \mathrm{\δ}+\cos \mathrm{\γ}\·\sin \mathrm{\δ}\\ \cos \left(\mathrm{\β}\right)=\cos \mathrm{\γ}\·\cos \mathrm{\δ}-\sin \mathrm{\γ}\·\sin \mathrm{\δ}\end{array}\right.$

令F_B表示β相位累加器的最低位(LSB)，因此其值始终为0或1，其相位为0或2π/128，则其正余弦值可用下表表示，其中0.000857用10比特的二进制表示为10’h001。

则β正余弦信号产生器输出的β正余弦信号可表示成：

$\mathrm{LSB}=0:\left\{\begin{array}{c}\sin \mathrm{\β}=\sin \mathrm{\γ}\\ \cos \mathrm{\β}=\cos \mathrm{\γ}\end{array}\right.$

$\mathrm{LSB}=1:\left\{\begin{array}{c}\sin \mathrm{\β}=\sin \mathrm{\γ}+\cos \mathrm{\γ}\·(1+2^{-10})\\ \cos \mathrm{\β}=\cos \mathrm{\γ}-\sin \mathrm{\γ}\·(1+2^{-10})\end{array}\right.$

考虑到输出位宽为10比特，则β正余弦信号产生所需存储器的大小为(1/8)*2*10*2⁶＝160比特，传统的最优化DDFS所需储存器为448比特，将本发明与传统的DDFS相比较，本发明所需存储器容量得到了较大的压缩。

参考图3为本发明直接数字频率合成器中的常数乘法器3的电路结构图。常数乘法器3通过移位相加实现β正余弦信号产生器的输出sinβ、cosβ与常数0.7071的相乘。

其中，13、14为数据移位组，15、16为反相器组，17、18、20、21为带进位加法器，

Claims (2)

1.一种直接数字频率合成器，其特征在于，包括：

α相位累加器（1），其输入端连接时钟输入fs；所述α相位累加器（1）是3比特的累加器，步长为1；

β正余弦信号产生器（2），其输入端连接时钟输入fc；

第一常数乘法器（3），其输入端分别与所述β正余弦信号产生器（2）的正弦输出端、余弦输出端连接；所述第一常数乘法器（3）的输出是通过移位相加实现的，其常数为0.7071；

第一取负模块（4），其输入端分别与所述第一常数乘法器（3）的正弦输出端、余弦输出端连接；

第二取负模块（5），其输入端分别与所述β正余弦信号产生器（2）的正弦输出端、余弦输出端连接；

选择输出模块（6），其选择信号输入端Sel与所述α相位累加器（1）的输出端连接， 

所述选择输出模块（6）的输入端A、B、C、D、E、F、G、H分别与所述第一取负模块（4）的正弦输出端、余弦输出端，所述第一常数乘法器（3）的正弦输出端、余弦输出端，所述β正余弦信号产生器（2）的正弦输出端、余弦输出端，及所述第二取负模块（5）的正弦输出端、余弦输出端连接；

所述选择输出模块（6）的模式选择输入端Sel_mode来自外部输入；

所述选择输出模块（6）根据选择信号输入端Sel的输入，对所述选择输出模块（6）的输入端A、B、C、D、E、F、G、H中选取相应的信号并进行相加运算，作为正余弦信号输出端[outsin，outcos]的输出；

其中，所述β正余弦信号产生器（2）进一步包括：

β相位累加器（7），其输入端连接其输出端、时钟输入fc和频率控制字Fc；

γ正余弦产生器（8），其输入端与所述β相位累加器（7）的输出端连接；

第二常数乘法器（9），其输入端与所述γ正余弦产生器（8）的正弦输出端连接；

第三常数乘法器（10），其输出端与所述γ正余弦产生器（8）的余弦输出端连接；

第一二一选择器（11），其“0”数据输入端与所述第二常数乘法器（9）的输出端连接，其“1”数据输入端与所述γ正余弦产生器（8）的正弦输出端连接，其选择控制信号输入端与所述β相位累加器（7）的最低位连接；

第二二一选择器（12），其“0”数据输入端与所述第三常数乘法器（10）的输出端连接，其“1”数据输入端与所述γ正余弦产生器（8）的余弦输出端连接，其选择控制信号输入端与所述β相位累加器（7）的最低位连接；

其中，所述β相位累加器（7）为7比特累加器，所述时钟输入fc的频率为2KHz，所述频率控制字Fc用于调节β正余弦信号产生器（2）产生的信号频率的大小；

其中，所述第二常数乘法器（9）、第三常数乘法器（10）的输出是通过移位相加实现的，其常数为0.000857。

2.如权利要求1所述直接数字频率合成器，其特征在于，所述选择输出模块（6）的正余弦信号输出端[outsin、outcos]的频率以本振频率为中心，在±2KHz范围内调整；当所述选择输出模块（6）的模式选择输入端Sel_mode的输入为“0”时，输出频率调节范围为[-2KHz，0]，当所述模式选择输入端Sel_mode的输入为“1”时，输出频率调节范围为[0, 2KHz]。

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