CN101395675A - 全速多端口存储器阵列测试方法及设备 - Google Patents

全速多端口存储器阵列测试方法及设备 Download PDF

Info

Publication number
CN101395675A
CN101395675A CNA2007800071043A CN200780007104A CN101395675A CN 101395675 A CN101395675 A CN 101395675A CN A2007800071043 A CNA2007800071043 A CN A2007800071043A CN 200780007104 A CN200780007104 A CN 200780007104A CN 101395675 A CN101395675 A CN 101395675A
Authority
CN
China
Prior art keywords
data pattern
data
array
read
written
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007800071043A
Other languages
English (en)
Inventor
阿南德·克里希纳穆尔蒂
克林特·韦恩·芒福德
拉克希米康德·马米莱蒂
桑贾伊·B·帕特尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN101395675A publication Critical patent/CN101395675A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C2029/2602—Concurrent test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

通过在处理器操作频率下同时经由两个或两个以上写入端口将数据写入到多端口存储器阵列及/或同时经由两个或两个以上读取端口从所述阵列读取数据来测试所述多端口存储器阵列。可循序地或并行地执行对从所述阵列读取的数据与写入到所述阵列的数据的比较。在正常处理器操作期间，有效地停用比较器电路。通过同时经由多个端口写入及/或读取数据，可暴露潜在的电边际。此外，在半导体制造测试期间，使用多个写入端口来写入测试模式及使用多个读取端口来读取所述模式会显著减少测试时间。

Description

全速多端口存储器阵列测试方法及设备
技术领域
本发明大体而言涉及处理器领域，且确切地说涉及一种在操作频率下测试多端口存储器阵列的方法。
背景技术
微处理器在多种多样的应用中执行计算操作。处理器可充当例如服务器或台式计算机的固定计算系统中的中央或主处理单元。高执行速度通常对于此类台式处理器是一个主要的考虑因素。另外，处理器日益部署在例如膝上型计算机和个人数字助理(PDA)等移动计算机中，且部署在例如移动电话、全球定位系统(GPS)接收器、便携式电子邮件客户端等嵌入式应用中。在此类移动应用中，除了高执行速度外，低功率消耗和小尺寸是合乎需要的。
许多计算机程序被写入，仿佛执行所述计算机程序的计算机具有非常大量(理想地是无限量)的快速存储器。一般现代处理器通过使用存储器类型的层级来模拟无限快速存储器的理想状况，每一存储器类型具有不同速度和成本特性。层级中的存储器类型从顶级的非常快且非常昂贵到较低级中的渐慢但较经济的存储装置类型变化。一种常见的处理器存储器层级可包括顶层处的处理器中的寄存器(门)；后面是由静态随机存取存储器(SRAM)构成的一个或一个以上芯片上高速缓冲存储器；可能的芯片外高速缓冲存储器(SRAM)；主存储器动态随机存取存储器(DRAM)；磁盘存储装置(具有电动机械存取的磁性媒体)；以及最低层处的带或压缩盘(CD)(磁性或光学媒体)。大多便携式电子装置具有有限的(如果有的话)磁盘存储空间，且因此大小通常有限的主存储器是存储器层级中的最低层。
高速芯片上寄存器构成处理器存储器层级的顶层。离散寄存器和/或锁存器用作指令执行管线中的存储元件。大多RISC指令集结构包含一组供处理器用于存储多种多样的数据的通用寄存器(GPR)，所述多种多样的数据例如是指令操作码、地址、偏移量、运算数以及算术和逻辑运算的中间和最终结果等。
在一些处理器中，逻辑GPR对应于物理存储元件。在其它处理器中，通过动态地将每一逻辑GPR识别符指派给较大组的存储位置或物理寄存器中的一者(此项技术中通常称为寄存器重命名)来改进性能。在任一情况下，由逻辑GPR识别符存取的存储元件可能不是实施为离散寄存器，而是实施为存储器阵列内的存储位置。实施逻辑GPR的寄存器或存储器阵列存储元件具有多个端口。亦即，可通过多个不同的处理器元件(例如各种管线级、ALU、高速缓冲存储器等来对其进行写入及/或读取其内容。
测试是IC制造的一个用以识别和清除有缺陷或低于标准的组件的重要部分。测试存储器阵列尤其容易出现问题。自动测试模式产生(ATPG)方法包括将激励模式扫描到一组扫描链寄存器或锁存器中，施加所述模式以激发随机逻辑，将结果俘获在另一组扫描链寄存器或锁存器中，以及将所俘获的结果扫描出以与预期值进行比较。由于测试模式在阵列中的过渡性存储的缘故，无法使用ATPG技术来有效地测试存储器阵列。
可通过功能测试来测试处理器中的存储器阵列，其中在处理器管线中执行代码以将测试模式写入到阵列(例如，写入到逻辑GPR)，接着读取值并与预期值进行比较。功能测试耗费时间且效率低下，因为在执行测试之前必须将处理器初始化，并将测试代码载入到高速缓冲存储器中。另外，从被测试的存储器位置处将管线内的控制和观察点移除很远，且可能难以将揭露的故障与介入电路隔离。
因此，许多具有嵌入式存储器阵列的现有技术处理器包含在测试模式期间激发存储器阵列的内置自测(BIST)电路。BIST控制器将数据模式写入到存储器阵列，读取数据模式，并将所读取的数据与预期数据进行比较。在工作模式中，BIST控制器非现役，且存储器阵列由处理器控制电路控制。现有技术BIST系统包含存储器阵列中的专用测试端口，用来在测试期间写入及/或读取阵列。这通过限制存储器存取带宽而对测试持续时间提出下边界；无法测试存储器I/O电路，包括功能读取及写入端口；且可能无法揭露仅在两个或两个以上端口同时存取所述阵列时才得以暴露的电边际(electrical marginality)。
发明内容
根据一个或一个以上实施例，BIST控制器通过在处理器操作频率下同时经由两个或两个以上的写入端口写入数据到多端口存储器阵列及/或同时经由两个或两个以上的读取端口从所述阵列读取数据来测试所述多端口存储器阵列。可循序地或并行地执行对从所述阵列所读取的数据与被写入到所述阵列的数据的比较。在正常处理器操作期间，有效地停用比较器电路。与现有技术的测试方法相比较，通过同时经由多个端口写入及/或读取数据，可暴露潜在的电边际，且减少测试时间。
一个实施例涉及一种在处理器中测试具有多个写入端口的存储器阵列的方法。经由第一写入端口将第一数据模式(data pattern)写入到所述阵列中的第一地址。同时，经由第二写入端口将第二数据模式写入到所述阵列中的第二地址。从所述阵列读取所述第一数据模式及所述第二数据模式。分别将从所述阵列所读取的第一数据模式及第二数据模式与被写入到所述阵列的第一数据模式及第二数据模式相比较。
另一实施例涉及一种在处理器中测试具有多个读取端口的存储器阵列的方法。将第一数据模式写入到所述阵列中的第一地址。将第二数据模式写入到所述阵列中的第二地址。经由第一读取端口从所述阵列读取所述第一数据模式。同时，经由第二读取端口从所述阵列读取所述第二数据模式。分别将从所述阵列所读取的第一数据模式及第二数据模式与被写入到所述阵列的第一数据模式及第二数据模式相比较。
又一实施例涉及一种在处理器中测试存储器阵列的方法。将一个或一个以上预定数据模式写入到所述阵列。同时经由两个或两个以上的读取端口从所述阵列读取所述数据模式，借此暴露所述阵列及/或读取端口中通过一次经由一个读取端口来读取数据而未能暴露的电边际。
再一实施例涉及一种处理器。所述处理器包含：存储器阵列，其具有至少一个写入端口及多个锁存读取端口；第一数据比较器，其具有读取数据输入及比较数据输入，且输出对读取数据是否与比较数据模式匹配的指示；及第一选择器，其将来自两个或两个以上的第一读取端口的数据选择性地引导到第一比较器读取数据输入。所述处理器另外包含BIST控制器，所述控制器控制写入端口、第一读取端口及第一选择器，将写入数据提供到写入端口且将数据与第一比较器比较数据输入相比较，并接收第一比较器输出。BIST控制器可操作以经由写入端口将一个或一个以上预定数据模式写入到所述阵列；同时经由两个或两个以上的第一读取端口从所述阵列读取写入数据；及循序地控制第一选择器，使其将来自每一第一读取端口的数据引导到第一比较器，将对应的比较数据提供到第一比较器，且通过检验第一比较器输出而验证所述阵列。
附图说明
图1是处理器的功能框图。
图2是实施多端口寄存器堆及BIST电路的存储器阵列的功能框图。
图3是用于存储器阵列的通过同时经由两个或两个以上的写入端口写入测试模式的BIST方法的流程图。
图4是用于存储器阵列的通过同时经由两个或两个以上的读取端口读取测试模式的BIST方法的流程图。
具体实施方式
图1描绘处理器10的功能框图。处理器10根据控制逻辑14而在指令执行管线12中执行指令。管线12可以是超标量(superscalar)设计，具有多个平行管线，例如12a及12b。管线12a、12b包括组织在管级中的多种寄存器或锁存器16及一个或一个以上算术逻辑单元(ALU)18。存储器阵列20提供多个存储位置，所述位置被映射到逻辑通用寄存器(GPR)。
管线12a、12b从指令高速缓冲存储器(I-高速缓冲存储器)22提取指令，且存储器寻址及许可由指令侧转译后备缓冲器(ITLB)24管理。从数据高速缓冲存储器(D-高速缓冲存储器)26存取数据，且存储器寻址及许可由主转译后备缓冲器(TLB)28管理。在各个实施例中，ITLB可包含TLB的一部分的复本。或者，ITLB与TLB可集成。类似地，在处理器10的多个实施例中，I-高速缓冲存储器22与D-高速缓冲存储器26可经集成或成为一体。在存储器接口30的控制下，I-高速缓冲存储器22及/或D高速缓冲存储器26中的未中导致对主(芯片外)存储器32的存取。处理器10可包括输入/输出(I/O)接口34，所述接口控制对各个外围装置36的存取。所属领域的技术人员将认识到，处理器10的众多变化形式是可能的。举例而言，处理器10可包括用于I高速缓冲存储器与D高速缓冲存储器的任一者或两者的第二级(L2)高速缓冲存储器。此外，可从特定实施例中省略掉处理器10中所描绘的功能框中的一者或一者以上。
图2描绘实施一组逻辑GPR及内建式自测(BIST)控制器40的多端口存储器阵列20。存储器阵列20经组织为128位乘16，但本文所揭示的测试方法及设备可适用于多端口存储器的任何配置。存储器阵列20中的每一128位位置是可读字，且阵列20在字(32位)边界处以逻辑形式及物理形式分段。共享的预充电及电力配送电路放置于存储器阵列20的中心下方。
图2中描绘的特定存储器阵列20包括三个写入端口42及五个读取端口44，其中三个读取端口44沿着存储器阵列20的一侧设置，且读取端口44安置于另一侧。此配置只是代表性的。标为A、B及C的三个读取端口44连接到选择器电路46(例如，多路复用器)。BIST控制器20经由控制信号56来控制所述选择器46，使其将通过读取端口44A、B或C的一者从存储器阵列20所读取的数据引导到比较器48的数据端。所述BIST控制器另外沿着信号线58将数据模式提供到比较器48的比较输入。类似地通过选择器52将通过读取端口44D及E所读取的数据引导到第二比较器52，且BIST控制器40的宽度控制所述选择器50且将比较数据提供到比较器52。沿着信号线60将比较器48、52的输出引导到BIST控制器40。
在测试模式中，BIST控制器40经由写入端口42A、B及/或C将背景数据模式写入到存储器阵列20。BIST控制器40接着经由写入端口42A、B及/或C将测试数据模式写入到一个或一个以上存储器阵列20存储位置。在至少一些测试中，BIST控制器40同时经由所有三个写入端口40写入测试数据模式，以暴露存储器阵列20中在一次仅经由一个写入端口42写入数据时可能不可观察到的电边际。
BIST控制器40接着同时经由至少两个读取端口44从存储器阵列20读取测试数据模式。为在最大程度上使存储器阵列20承受压力且暴露任何潜在的电边际，且又最小化测试时间，BIST控制器40同时经由所有可用的读取端口44(亦即，图2中所描绘的实施例中的所有五个读取端口44)读取数据。BIST控制器40接着将来自每一读取端口44的数据循序地引导到比较器48、52，同时为比较器48、52供应对应的所期望的数据模式，且检验比较器48、52的输出以验证已从存储器阵列20读取适当的数据模式。由于BIST控制器40驻留于处理器10组件上，所以所有测试均在“全速”下执行，亦即，在处理器10操作频率下执行。
在图2所描述的实施例中，在一个测试中，BIST控制器40通过同时经由所有五个读取端口44读取测试模式在最大程度上使存储器阵列承受压力20且最小化测试时间。接着将来自读取端口44A及D的数据同时引导到其相应比较器48、52，供应适当的比较模式，且验证比较器输出。在随后的循环中，同时验证来自读取端口44B及E的数据。最后，在比较器48中验证来自读取端口44C的数据。通过所有五个读取端口44从存储器阵列20同时读取数据会使存储器阵列20承受压力以暴露潜在的电边际。利用比较器48、52同时验证来自读取端口44的读取数据会最小化测试时间。
所属领域的技术人员将容易认识到，可增加比较器48、52的数目以通过并行地执行数据比较来进一步减少测试时间。可通过为每一读取端口44提供一比较器48、52来最小化测试时间(消除对选择器46、50的需要)。然而，这样做会增加硅面积，且对于在正常处理器操作期间不活动的测试电路可能会引入写入拥堵。在另一极端情况下，可提供单个比较器48、50，经由单个选择器46、50将来自所有读取端口44的数据引导到所述单个比较器48、50。这样做会最小化测试电路，但对测试持续时间设置下限，因为必须循序地比较存储器阵列20中的每一字。然而，即使在一个比较器48、52的情况下，与现有技术测试技术下可能的情况相比较，通过同时经由两个或两个以上(且多达所有可用的)读取端口44读取数据仍可更彻底且更实际地测试存储器阵列20。
本文所揭示的测试设备及方法另外允许有比现有技术测试系统更详细的诊断(diagnostics)，许多现有技术测试系统局限于最小功能性测试(亦即，通过/不通过的决策(go/no-go decision))。BIST控制器40可通过同时经由三个写入端口42将测试数据模式写入到三个不同存储位置且同时经由五个读取端口44从五个不同存储位置读取数据来最小化测试时间。或者，BIST控制器40可通过利用所有可用的相应端口将数据写入到单个存储位置及/或从单个存储位置读取数据来使各个存储位置(及相关联的I/O电路)承受压力。
测试方法可完全适用于具有两个或两个以上的写入端口42及/或两个或两个以上的读取端口44的任何存储器阵列。图3描绘一种用于具有至少两个写入端口42的存储器阵列的BIST方法，所述方法与读取端口44或比较器48、52的数目无关。经由一个或一个以上写入端口将背景模式写入到存储器阵列20中的至少第一地址及第二地址(方框60)。经由第一写入端口42将第一数据模式写入到阵列20中的第一地址(方框62)。同时，经由第二写入端口42将第二数据模式写入到阵列20中的第二地址(方框64)。第一数据模式与第二数据模式可相同，或其可不同。类似地，第一地址与第二地址可为邻近存储器位置或可为远远隔开的。从阵列20读取第一数据模式及第二数据模式(方框66)。如果多个读取端口44可用，则可同时执行数据读取操作；或者，可使用单个读取端口44循序地执行读取操作。将从阵列20所读取的第一数据模式及第二数据模式中的每一者与被写入到阵列20的相应数据模式相比较(方框68)。如果数据模式匹配(方框70)，且尚未测试所有地址(方框71)，则改变地址(方框72)，且测试继续。如果数据模式匹配(方框70)，且已测试所有地址(方框71)，则BIST完成(方框73)。如果数据模式不匹配(方框70)，则标记(flag)错误(方框74)，其可指示进一步测试，或指示存储器阵列20及/或有关的写入端口42及/或读取端口44有缺陷。
图4描绘一种用于具有至少两个读取端口44的存储器阵列的BIST的方法，所述方法与写入端口42或比较器48、52的数目无关。优选将背景模式写入到存储器阵列20中的至少第一地址及第二地址(方框80)。将第一数据模式写入到阵列20中的第一地址(方框82)，且将第二数据模式写入到阵列20中的第二地址(方框84)。如果多个写入端口42可用，则可同时写入第一数据模式及第二数据模式；否则，可经由单个写入端口42循序地写入第一数据模式及第二数据模式。第一数据模式与第二数据模式可相同或不同，且第一地址与第二地址可为邻近的或远远隔开的。经由第一读取端口44从阵列20读取第一数据模式(方框86)。同时，经由第二读取端口44从阵列20读取第二数据模式(方框88)。将从阵列20所读取的第一数据模式及第二数据模式中的每一者与被写入到阵列20的相应数据模式相比较(方框90)。如果提供一个以上的比较器，则可并行地执行所述比较；或者，可循序地执行所述比较。如果数据模式匹配(方框92)，且尚未测试所有地址(方框93)，则改变地址(方框94)，且测试继续。如果数据模式匹配(方框92)，且已测试所有地址(方框93)，则BIST完成(方框95)。如果数据模式不匹配(方框92)，则标记错误(方框96)。
再次参看图2，比较器电路48、52包含静态逻辑门。亦即，比较器48、52将把呈现于其数据输入处的任何数据模式与呈现于其比较输入处的数据相比较，且将产生指示所述数据模式是否匹配的信号。在正常处理器操作期间(亦即，不在测试模式中)，由读取端口44输出的数据将恒定地改变。如果至少一个读取端口44通过一选择器46、50而连接到一比较器48、52的数据输入，则比较器48、52内的逻辑门将恒定地切换，从而消耗功率、产生热量，且在功率轨(power rail)及接地轨(ground rail)上引起电噪声。
因此，在正常操作期间通过确保恒定的数据模式呈现于比较器48、52的数据输入处而有效地停用比较器电路48、52。虽然可利用任何数据模式，但每一选择器46、50的一个输入结合到一恒定数据模式，例如接地(如图2中所描绘)。在系统重设后(或响应于处理器处于正常操作模式中的任何其它指示符)，BIST控制器40引导选择器46、52选择固定数据模式。此将静态数据模式呈现到比较器48、52的数据输入。BIST控制器40可视需要将对应的静态数据模式呈现到比较器48、52的比较输入。不管比较器48、52的输出是指示数据匹配还是指示比较失败(misscompare)，因为所述输入为静态的，所以比较器48、52内的门将不切换超出最初的单循环比较。
可通过同时经由两个或两个以上的写入端口42写入数据模式及/或通过同时经由两个或两个以上的读取端口44读取数据模式来暴露众多潜在的电边际。现有技术测试方法根本不能揭露这些边际。当同时经由两个或两个以上的写入端口42写入数据模式时，多个写入驱动器同时起动。此使电网(power grid)承受压力，这可能会暴露边际。此外，可暴露“无噪声”位线与“切换”位线之间的噪声耦合。
同时经由两个或两个以上的读取端口44读取数据模式可通过同时“接通”多个预充电器来暴露电网边际。类似地，同时将多个读取位线放电也可暴露电网边际。可通过同时将多个全局及/或局域字线“接通”来进一步暴露电网边际。可通过同时将多个读取位线放电来暴露“无噪声”位线与“切换”位线之间的噪声耦合。此外，多个读取数据锁存器输出同时切换，造成长的未屏蔽网上的耦合。此噪声造成延迟推出，这可能会暴露噪声及/或时序边际。
虽然在本文中已相对于本发明的特定特征、方面及实施例而描述了本发明，但显然：在本发明的广泛范围内，众多改变、修改及其它实施例是可能的，且因此，应认为所有改变、修改及实施例均在本发明的范围内。因此应将当前实施例解释为在所有方面中均为说明性的且不是限制性的，且在随附权利要求书的含义及等效范围内出现的所有改变意欲被涵盖于其中。

Claims (26)

1.一种在处理器中测试具有多个写入端口的存储器阵列的方法，其包含：
经由第一写入端口将第一数据模式写入到所述阵列中的第一地址；
同时经由第二写入端口将第二数据模式写入到所述阵列中的第二地址；
从所述阵列读取所述第一数据模式及所述第二数据模式；及
分别将从所述阵列读取的所述第一数据模式及所述第二数据模式与被写入到所述阵列的所述第一数据模式及所述第二数据模式相比较。
2.根据权利要求1所述的方法，其进一步包含在写入所述第一数据模式及所述第二数据模式之前将背景数据模式写入到所述阵列中的至少所述第一地址及所述第二地址。
3.根据权利要求1所述的方法，其中所述第一数据模式与所述第二数据模式相同。
4.根据权利要求1所述的方法，其中所述第一数据模式与所述第二数据模式不同。
5.根据权利要求1所述的方法，其中所述第一地址与所述第二地址邻近。
6.根据权利要求1所述的方法，其中所述第一地址与所述第二地址不邻近。
7.根据权利要求1所述的方法，其中在集成电路操作频率下执行对测试模式的所述写入及读取。
8.一种在处理器中测试具有多个读取端口的存储器阵列的方法，其包含：
将第一数据模式写入到所述阵列中的第一地址；
将第二数据模式写入到所述阵列中的第二地址；
经由第一读取端口从所述阵列读取所述第一数据模式；
同时经由第二读取端口从所述阵列读取所述第二数据模式；及
分别将从所述阵列读取的所述第一数据模式及所述第二数据模式与被写入到所述阵列的所述第一数据模式及所述第二数据模式相比较。
9.根据权利要求8所述的方法，其进一步包含在写入所述第一数据模式及所述第二数据模式之前将背景数据模式写入到所述阵列中的至少所述第一地址及所述第二地址。
10.根据权利要求8所述的方法，其中所述第一数据模式与所述第二数据模式相同。
11.根据权利要求8所述的方法，其中所述第一数据模式与所述第二数据模式不同。
12.根据权利要求8所述的方法，其中所述第一地址与所述第二地址相同。
13.根据权利要求8所述的方法，其中所述第一地址与所述第二地址不同。
14.根据权利要求8所述的方法，其中在处理器操作频率下执行对测试模式的所述写入及读取。
15.根据权利要求8所述的方法，其中将从所述阵列读取的所述第一数据模式及所述第二数据模式与被写入到所述阵列的所述第一数据模式及所述第二数据模式相比较包含：同时将从所述阵列读取的所述第一数据模式及所述第二数据模式与被写入到所述阵列的所述第一数据模式及所述第二数据模式相比较。
16.根据权利要求8所述的方法，其进一步包含：
将第三数据模式写入到所述阵列中的第三地址；
在读取所述第一数据模式及所述第二数据模式的同时，经由第三读取端口从所述阵列读取所述第三数据模式；及
将从所述阵列读取的所述第三数据模式与被写入到所述阵列的所述第三数据模式相比较。
17.根据权利要求16所述的方法，其中比较所述数据模式包含：
同时将从所述阵列读取的所述第一数据模式及所述第二数据模式与被写入到所述阵列的所述第一数据模式及所述第二数据模式相比较；及
随后将从所述阵列读取的所述第三数据模式与被写入到所述阵列的所述第三数据模式相比较。
18.一种在处理器中测试存储器阵列的方法，其包含：
将一个或一个以上预定数据模式写入到所述阵列；
同时经由两个或两个以上读取端口从所述阵列读取所述数据模式，借此暴露所述阵列及/或所述读取端口中通过一次经由一个读取端口读取数据未能暴露的电边际。
19.根据权利要求18所述的方法，其中将一个或一个以上预定数据模式写入到所述阵列包含同时经由两个或两个以上写入端口将预定数据模式写入到所述阵列，借此暴露所述阵列及/或所述写入端口中通过一次经由一个写入端口写入数据未能暴露的电边际。
20.根据权利要求18所述的方法，其中在处理器操作频率下执行所述阵列写入及读取。
21.一种处理器，其包含：
存储器阵列，其具有至少一个写入端口及多个锁存读取端口；
第一数据比较器，其具有读取数据输入及比较数据输入，且输出对所述读取数据是否与所述比较数据模式匹配的指示；
第一选择器，其将来自两个或两个以上第一读取端口的数据选择性地引导到所述第一比较器读取数据输入；及
内建式自测(BIST)控制器，其控制所述写入端口、所述第一读取端口及所述第一选择器，且将写入数据提供到所述写入端口并将数据与所述第一比较器比较数据输入相比较，且接收所述第一比较器输出，所述BIST控制器操作以：
经由所述写入端口将一个或一个以上预定数据模式写入到所述阵列；
同时经由两个或两个以上第一读取端口从所述阵列读取所述写入数据；及
循序地控制所述第一选择器将来自每一第一读取端口的数据引导到所述第一比较器，将对应的比较数据提供到所述第一比较器，且通过检验所述第一比较器输出来验证所述阵列。
22.根据权利要求21所述的处理器，其中所述BIST控制器操作以将数据模式写入到所述阵列中的不同地址，且同时经由两个或两个以上第一读取端口从所述不同地址读取所述写入数据。
23.根据权利要求21所述的处理器，其中所述BIST控制器操作以将数据模式写入到所述阵列中的一个地址，且同时经由两个或两个以上第一读取端口从所述地址读取所述写入数据。
24.根据权利要求21所述的处理器，其中所述BIST控制器在处理器操作频率下写入和读取所述存储器阵列。
25.根据权利要求21所述的处理器，其中所述第一选择器另外将固定数据模式选择性地引导到所述第一比较器读取数据输入，其中所述BIST控制器接收系统重设，且其中所述BIST控制器进一步操作以控制所述第一选择器在重设之后将所述固定数据模式引导到所述第一比较器。
26.根据权利要求21所述的处理器，其进一步包含：
第二数据比较器，其具有读取数据输入及比较数据输入，且输出对所述读取数据是否与所述比较数据模式匹配的指示；
第二选择器，其将来自两个或两个以上第二读取端口的数据选择性地引导到所述第二比较器读取数据输入；且
其中所述BIST控制器进一步控制所述第二读取端口及所述第二选择器，将比较数据提供到所述第二比较器比较数据输入，且接收所述第二比较器输出，所述BIST控制器进一步操作以：
经由所述写入端口将一个或一个以上预定数据模式写入到所述阵列；
同时经由两个或两个以上第一读取端口及两个或两个以上第二读取端口从所述阵列读取所述写入数据；及
循序地并行控制所述第一选择器及所述第二选择器将来自每一相应第一读取端口及第二读取端口的数据引导到所述相应比较器，将对应的比较数据提供到所述相应比较器，且通过检验所述第一比较器输出及所述第二比较器输出来验证所述阵列。
CNA2007800071043A 2006-03-01 2007-03-01 全速多端口存储器阵列测试方法及设备 Pending CN101395675A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/365,648 2006-03-01
US11/365,648 US20070208968A1 (en) 2006-03-01 2006-03-01 At-speed multi-port memory array test method and apparatus

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201210247831XA Division CN102789816A (zh) 2006-03-01 2007-03-01 全速多端口存储器阵列测试方法及设备

Publications (1)

Publication Number Publication Date
CN101395675A true CN101395675A (zh) 2009-03-25

Family

ID=38440243

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201210247831XA Pending CN102789816A (zh) 2006-03-01 2007-03-01 全速多端口存储器阵列测试方法及设备
CNA2007800071043A Pending CN101395675A (zh) 2006-03-01 2007-03-01 全速多端口存储器阵列测试方法及设备

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201210247831XA Pending CN102789816A (zh) 2006-03-01 2007-03-01 全速多端口存储器阵列测试方法及设备

Country Status (11)

Country Link
US (1) US20070208968A1 (zh)
EP (1) EP1989713A2 (zh)
JP (1) JP5059789B2 (zh)
KR (1) KR101019276B1 (zh)
CN (2) CN102789816A (zh)
BR (1) BRPI0708304A2 (zh)
CA (1) CA2641354A1 (zh)
MX (1) MX2008011173A (zh)
RU (1) RU2408093C2 (zh)
TW (1) TWI342565B (zh)
WO (1) WO2007103745A2 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102903392A (zh) * 2011-07-25 2013-01-30 中国科学院微电子研究所 存储单元测试电路及其测试方法
WO2013097223A1 (zh) * 2011-12-31 2013-07-04 中国科学院自动化研究所 多粒度并行存储系统与存储器
CN103943152A (zh) * 2014-03-31 2014-07-23 西安华芯半导体有限公司 存储器的快速内建自测试系统及方法
CN108335721A (zh) * 2018-03-14 2018-07-27 烽火通信科技股份有限公司 一种实时检测随机存取存储器地址线故障的方法及系统
CN112420114A (zh) * 2020-11-04 2021-02-26 深圳市宏旺微电子有限公司 一种存储芯片的故障检测方法及装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7447956B2 (en) * 2006-03-03 2008-11-04 Qualcomm Incorporated Method and apparatus for testing data steering logic for data storage having independently addressable subunits
JP4820795B2 (ja) * 2007-10-04 2011-11-24 パナソニック株式会社 半導体記憶装置
JP5982781B2 (ja) 2011-10-28 2016-08-31 富士通株式会社 集積回路，試験回路，試験装置，及び試験方法
TWI493560B (zh) * 2011-11-09 2015-07-21 Au Optronics Corp 自測試驅動電路
US8930783B2 (en) * 2012-12-10 2015-01-06 Texas Instruments Incorporated pBIST read only memory image compression
KR20180016680A (ko) * 2016-08-04 2018-02-19 삼성전자주식회사 저장 장치, 그것을 테스트 하는 테스트 시스템 및 방법
US10438678B2 (en) * 2017-04-04 2019-10-08 Globalfoundries Inc. Zero test time memory using background built-in self-test
KR102553267B1 (ko) 2018-05-17 2023-07-07 삼성전자 주식회사 멀티-채널 패키지, 및 그 패키지를 테스트하는 테스트 장치 및 테스트 방법
US10790039B1 (en) * 2019-09-26 2020-09-29 Micron Technology, Inc. Semiconductor device having a test circuit
RU2754960C1 (ru) * 2020-12-18 2021-09-08 Акционерное Общество "Крафтвэй Корпорэйшн Плс" Способ измерения скоростных характеристик запоминающего устройства

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4103190A (en) * 1977-03-25 1978-07-25 Motorola, Inc. Complementary power saving comparator/inverter circuits
US5226142A (en) * 1990-11-21 1993-07-06 Ross Technology, Inc. High performance register file with overlapping windows
US5289427A (en) * 1992-07-20 1994-02-22 Motorola, Inc. Multiport memory with write priority detector
US5912850A (en) * 1995-08-03 1999-06-15 Northern Telecom Limited Multi-port RAM with shadow write test enhancement
US5796745A (en) * 1996-07-19 1998-08-18 International Business Machines Corporation Memory array built-in self test circuit for testing multi-port memory arrays
US5996106A (en) * 1997-02-04 1999-11-30 Micron Technology, Inc. Multi bank test mode for memory devices
US6070256A (en) * 1997-05-29 2000-05-30 Nortel Networks Corporation Method and apparatus for self-testing multi-port RAMs
JPH1116395A (ja) * 1997-06-25 1999-01-22 Mitsubishi Electric Corp 半導体記憶装置
KR100322525B1 (ko) * 1998-03-23 2002-06-22 윤종용 출력드라이버를공유하는병렬비트테스트회로및이를이용한병렬비트테스트방법
US5982684A (en) * 1998-05-28 1999-11-09 Intel Corporation Parallel access testing of a memory array
JP2000339999A (ja) * 1999-05-28 2000-12-08 Matsushita Electric Ind Co Ltd 半導体記憶装置
US6671842B1 (en) * 1999-10-21 2003-12-30 Lsi Logic Corporation Asynchronous bist for embedded multiport memories
US6681358B1 (en) * 2000-02-22 2004-01-20 Lsi Logic Corporation Parallel testing of a multiport memory
US6557127B1 (en) * 2000-02-28 2003-04-29 Cadence Design Systems, Inc. Method and apparatus for testing multi-port memories
US6400635B1 (en) * 2000-03-15 2002-06-04 Altera Corporation Memory circuitry for programmable logic integrated circuit devices
US7168005B2 (en) * 2000-09-14 2007-01-23 Cadence Design Systems, Inc. Programable multi-port memory BIST with compact microcode
US6496432B2 (en) * 2000-12-08 2002-12-17 International Business Machines Corporation Method and apparatus for testing a write function of a dual-port static memory cell
JP2003059293A (ja) * 2001-08-08 2003-02-28 Hitachi Ltd 自己テスト回路
US6853597B2 (en) * 2001-10-03 2005-02-08 Infineon Technologies Aktiengesellschaft Integrated circuits with parallel self-testing
DE10245713B4 (de) * 2002-10-01 2004-10-28 Infineon Technologies Ag Testsystem und Verfahren zum Testen von Speicherschaltungen
JP4334285B2 (ja) * 2003-06-19 2009-09-30 株式会社アドバンテスト 半導体試験装置及びその制御方法
JP4627644B2 (ja) * 2004-08-30 2011-02-09 Ｏｋｉセミコンダクタ株式会社 メモリテスト回路

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102903392A (zh) * 2011-07-25 2013-01-30 中国科学院微电子研究所 存储单元测试电路及其测试方法
CN102903392B (zh) * 2011-07-25 2015-06-03 中国科学院微电子研究所 存储单元测试电路及其测试方法
WO2013097223A1 (zh) * 2011-12-31 2013-07-04 中国科学院自动化研究所 多粒度并行存储系统与存储器
US9146696B2 (en) 2011-12-31 2015-09-29 Institute Of Automation, Chinese Academy Of Sciences Multi-granularity parallel storage system and storage
CN103943152A (zh) * 2014-03-31 2014-07-23 西安华芯半导体有限公司 存储器的快速内建自测试系统及方法
CN103943152B (zh) * 2014-03-31 2017-02-01 西安紫光国芯半导体有限公司 存储器的快速内建自测试系统及方法
CN108335721A (zh) * 2018-03-14 2018-07-27 烽火通信科技股份有限公司 一种实时检测随机存取存储器地址线故障的方法及系统
CN108335721B (zh) * 2018-03-14 2021-04-20 烽火通信科技股份有限公司 一种实时检测随机存取存储器地址线故障的方法及系统
CN112420114A (zh) * 2020-11-04 2021-02-26 深圳市宏旺微电子有限公司 一种存储芯片的故障检测方法及装置
CN112420114B (zh) * 2020-11-04 2023-07-18 深圳市宏旺微电子有限公司 一种存储芯片的故障检测方法及装置

Also Published As

Publication number Publication date
WO2007103745A2 (en) 2007-09-13
KR20080113040A (ko) 2008-12-26
TWI342565B (en) 2011-05-21
RU2008138867A (ru) 2010-04-10
EP1989713A2 (en) 2008-11-12
WO2007103745A3 (en) 2007-11-29
MX2008011173A (es) 2008-09-10
TW200818199A (en) 2008-04-16
JP2009528641A (ja) 2009-08-06
US20070208968A1 (en) 2007-09-06
RU2408093C2 (ru) 2010-12-27
JP5059789B2 (ja) 2012-10-31
BRPI0708304A2 (pt) 2011-05-24
CN102789816A (zh) 2012-11-21
CA2641354A1 (en) 2007-09-13
KR101019276B1 (ko) 2011-03-07

Similar Documents

Publication Publication Date Title
CN101395675A (zh) 全速多端口存储器阵列测试方法及设备
CN101395674B (zh) 用于测试用于数据存储装置的数据导引逻辑的方法和设备
CN101877247B (zh) 用于测试多端口存储器器件的运行时可编程bist
US7178076B1 (en) Architecture of an efficient at-speed programmable memory built-in self test
Bergfeld et al. Diagnostic testing of embedded memories using BIST
US7260759B1 (en) Method and apparatus for an efficient memory built-in self test architecture for high performance microprocessors
US7206979B1 (en) Method and apparatus for at-speed diagnostics of embedded memories
US11755803B2 (en) Programmable macro test design for an integrated circuit
US7293199B1 (en) Method and apparatus for testing memories with different read/write protocols using the same programmable memory bist controller
Changdao et al. On the functional test of the BTB logic in pipelined and superscalar processors
Schölzel et al. A comprehensive software-based self-test and self-repair method for statically scheduled superscalar processors
Kamran Hasti: hardware‐assisted functional testing of embedded processors in idle times
Filippou et al. Recovery of performance degradation in defective branch target buffers
Zorian et al. Designing fault-tolerant, testable, VLSI processors using the IEEE P1149. 1 boundary-scan architecture
US20060156090A1 (en) Memory array manufacturing defect detection system and method
Hatzimihail et al. Software-based self-test for pipelined processors: a case study
Merentitis et al. Selecting power-optimal SBST routines for on-line processor testing
Narahari et al. Modeling and Simulation Experiment on a Buit-In SelfTest for Memory Fault Detection in SRAM
Querbach The Architecture of a Reusable Built-In Self-Test for Link Training, IO and Memory Defect Detection and Auto Repair on 14nm Intel SOC
Kumar An optimized embedded array DFT architecture to maximize the throughput of high volume manufacturing testing
Gizopoulos et al. Processor Testing Techniques

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20090325