CN101393250B - 用于晶片级半导体测试的测试座及测试板 - Google Patents

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Abstract

本发明涉及一种用于晶片级半导体测试的测试座及测试板，该测试板包括：多个线路与元件；以及多个测试座，位于该测试板的上表面上。每一个测试座包括：基底构件，通过第一组螺丝而与该测试板连接，其中该基底构件具有中央开口，而该中央开口暴露下方的该测试板的一部分；异方性导电膜，置于该基底构件的该中央开口内；待测芯片，置于该基底构件的该中央开口内的该异方性导电膜上；以及上盖构件，位于该芯片上方，通过第二组螺丝而与该基底构件连接。根据本发明提出的测试座及测试板，待测芯片可与测试板有非常良好的接触，且芯片上的锡球更精确地对准导电衬垫。

Description

用于晶片级半导体测试的测试座及测试板
技术领域
本发明涉及一种晶片级半导体测试，且特别有关于一种用于晶片级半导体测试的测试板。
背景技术
封装工艺是集成电路工艺中一个重要的步骤，可保护集成电路并为外部电路提供一个信号传输接口。因此，封装技术的发展与集成电路技术的发展及电子产品的发展息息相关。在众多已经发展的封装技术中，包括常见的球栅阵列封装、芯片级封装、覆晶封装与多重芯片模块封装。
以图1、图2中的半导体元件的代表例而言，例如是一种使用带状自动连接柔性带作为插入式选样的球栅阵列封装型半导体元件。此元件为所谓的感光锡球光致抗蚀剂介层窗型的球栅阵列封装型半导体元件。其中，介层窗12用于填充锡球；在柔性带基板5(由绝缘膜组成)上形成由感光锡球光致抗蚀剂组成的绝缘膜2，且在其侧面形成线路图案3。
图1、图2为传统半导体元件的结构。半导体元件所使用的带状自动连接柔性带1包括：绝缘膜2、线路图案3、黏着剂4、形成于聚亚胺光致抗蚀剂绝缘膜上的柔性带基板5。符号6代表黏着剂；符号7代表半导体芯片；符号8代表电极；符号9代表连接线路；符号10代表连接衬垫(或称打线衬垫)；符号11代表光致抗蚀剂；符号12代表介层窗；符号13代表锡球；符号15代表接触窗；符号30代表锡球安装衬垫。虽然球栅阵列封装可以提高打线密度并提高产率，但是，由于使用锡球而接合待测芯片与测试板的缘故，因此也具有下列缺点：锡球的接合状况检查不易、返工性低。
覆晶封装则是另一种常见的封装技术。其通过位于连接衬垫上的锡球凸块而与电路板连接。图3A至3D为显示通过电镀而形成锡球凸块结构的公知方法的剖面图。
如图3A所示，提供基板100，此基板100例如是硅基板，且具有金属连接垫102。保护层104形成于基板100上方，但是露出金属连接垫102。金属复合层106顺应性地形成于保护层104与外露的金属连接垫102上方，且通常是黏着层/阻障层/润湿层的金属叠层。为了简化说明起见，仅显示单一层结构。如图3B所示，干图案膜108形成于金属复合层106上，且具有一个露出位于金属连接垫102上方的金属复合层106的一部分的开口109。在此，开口109用于形成锡球凸块。因此，通过电镀法而以锡球110填满开口109。锡球的高度由干图案膜108的厚度决定。如图3C所示，移除干图案膜108及部分金属复合层106，以露出下方的保护层104。剩余的金属复合层106a作为下方凸块冶金层。如图3D所示，进行回流(reflow)工艺，以致于锡球110因表面张力之故而形成球状或类球状的锡球凸块110a。
相似于球栅阵列封装所遭遇的问题，覆晶封装也由于使用锡球而接合待测芯片与测试板的缘故，因此也具有下列缺点：锡球的接合状况检查不易、返工性低。
另外，晶片级封装也是一种常见的封装技术。图4A显示通过公知晶片级封装而成的半导体元件的上视图。图4B为显示沿着图4A的剖面线DD而得的剖面图。此半导体元件包括半导体芯片1000、氧化膜1001、多个导电衬垫1002、绝缘膜1003、重新分布层1004、多个支柱1005、多个锡球凸块1006与封胶1007。半导体芯片1000具有一个主面，而该主面包含中央区域1000a与周边区域1000b，且该周边区域1000b环绕该中央区域1000a。氧化膜1001在所有区域中形成于半导体芯片1000的主要表面上。导电衬垫1002形成于周边区域1000b的氧化膜1001上。导电衬垫1002与形成于半导体芯片1000上的电路电性连接。绝缘膜1003在所有区域中形成于氧化膜1001上，且形成于导电衬垫1002上。重新分布层1004形成于周边区域1000b内的导电衬垫1002与绝缘膜1003上。重新分布层1004与导电衬垫1002电性连接。支柱1005形成于位在绝缘膜1003上方的重新分布层1004上，并与重新分布层1004电性连接。锡球凸块1006形成于支柱1005的一端上，且与支柱1005电性连接。封胶1007封住绝缘膜1003、重新分布层1004、与支柱1005的侧面。
对于晶片级封装而言，也遭受相似于球栅阵列封装所遭遇的问题。也就是说，由于使用锡球而接合待测芯片与测试板的缘故，因此也具有下列缺点：锡球的接合状况检查不易、返工性低。
发明内容
本发明的目的在于提出一种用于晶片级半导体测试的测试座及测试板。
基于上述目的，本发明实施例公开了一种用于晶片级半导体测试的测试板，包括：多个线路与元件；以及多个测试座，位于该测试板的上表面上。每一个测试座包括：基底构件，通过第一组螺丝而与该测试板连接，其中该基底构件具有中央开口，而该中央开口暴露下方的该测试板的一部分；异方性导电膜，置于该基底构件的该中央开口内；待测芯片，置于该基底构件的该中央开口内的该异方性导电膜上；以及上盖构件，位于该芯片上方，通过第二组螺丝而与该基底构件连接。
如上所述的用于晶片级半导体测试的测试板，其中该基底构件至少具有4个供该第一组螺丝穿过的开口。
如上所述的用于晶片级半导体测试的测试板，其中该上盖构件至少具有2个供该第二组螺丝穿过的开口。
如上所述的用于晶片级半导体测试的测试板，其中该待测芯片具有上方形成有多个锡球的下表面，且其中该待测芯片通过该锡球及该异方性导电膜而与该测试板形成电性连接。
如上所述的用于晶片级半导体测试的测试板，还包括：
多个导电衬垫，形成于该部分内的该测试板的该上表面上，其中该待测芯片通过该锡球、该异方性导电膜及该导电衬垫而与该测试板形成电性连接。
本发明实施例还公开了一种用于晶片级半导体测试的测试座，包括：基底构件，通过第一组螺丝而与该测试板连接，其中该基底构件具有中央开口，而该中央开口暴露下方的该测试板的一部分；异方性导电膜，置于该基底构件的该中央开口内；待测芯片，置于该基底构件的该中央开口内的该异方性导电膜上；以及上盖构件，位于该芯片上方，通过第二组螺丝而与该基底构件连接。
如上所述的用于晶片级半导体测试的测试座，其中该基底构件至少具有4个供该第一组螺丝穿过的开口。
如上所述的用于晶片级半导体测试的测试座，其中该上盖构件至少具有2个供该第二组螺丝穿过的开口。
如上所述的用于晶片级半导体测试的测试座，其中该待测芯片具有上方形成有多个锡球的下表面，且其中该待测芯片通过该锡球及该异方性导电膜而与该测试板形成电性连接。
如上所述的用于晶片级半导体测试的测试座，还包括：多个导电衬垫，形成于该部分内的该测试板的该上表面上，其中该待测芯片通过该锡球、该异方性导电膜及该导电衬垫而与该测试板形成电性连接。
如上所述的用于晶片级半导体测试的测试座，其中该测试板为多层印刷电路板。
如上所述的用于晶片级半导体测试的测试座，其中该测试板与自动测试系统连接。
因此，本发明提出的测试座及测试板，待测芯片可与测试板有非常良好的接触，且芯片上的锡球更精确地对准导电衬垫。而且，当测试结果显示失败时，本发明的测试座增加了返工与维修的便利性。也就是说，在测试后，芯片可以返工或轻易移除(即重置新的待测芯片)。
附图说明
图1为显示公知使用带状自动连接柔性带的半导体元件的剖面图。
图2为显示用于图1中所示的公知的半导体元件的平面图，且由PSR侧视之。
图3A至3D为显示通过电镀而形成锡球凸块结构的公知方法的剖面图。
图4A为显示通过公知晶片级封装而成的半导体元件的上视图；图4B为显示沿着图4A的剖面线DD而得的剖面图。
图5为显示本发明一实施例的用于晶片级半导体测试的测试板的平面图。
图6为显示沿着图5中剖面线AA’所得的测试座的剖面图。
并且，上述附图中的各附图标记说明如下：
1  带状自动连接柔性带            2  绝缘膜
3  线路图案                      4  黏着剂
5      柔性带基板              6      黏着剂
7      半导体芯片              8      电极
9      连接线路                10     连接衬垫
11     光致抗蚀剂              12     介层窗
13     锡球                    15     接触窗
30     锡球安装衬垫            100    基板
102    金属连接垫              104    保护层
106    金属复合层              108    干图案膜
109    开口                    110    锡球
106a   剩余的金属复合层        110a   锡球凸块
1000   半导体芯片              1001   氧化膜
1002   导电衬垫                1003   绝缘膜
1004   重新分布层              1005   支柱
1006   锡球凸块                1007   封胶
1000a  中央区域                1000b  周边区域
500    测试板                  502    微电子元件
504    形成测试座的区域        506    形成测试座的区域
508    测试座                  510    测试板的一部分
512    开口                    514    异方性导电膜
516    螺丝                    518    基底构件
520    开口                    522    上盖构件
524    螺丝                    600    待测芯片
602    锡球                    610    导电衬垫
614    异方性导电膜            618    基底构件
AA’、DD剖面线
具体实施方式
为了让本发明的目的、特征、及优点能更明显易懂，下文特举优选实施例，并配合所附附图，做详细的说明。
本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置为说明之用，并非用以限制本发明。且实施例中附图标号的部分重复是为了简化说明，并非意指不同实施例之间的关联性。
请参考附图，其中相似的参考符号通过不同角度说明相似的元件，且下列附图说明本发明的实施例。这些附图并不需要被缩放，而且为了说明的目的而在某些例子中这些附图已经被放大或简化。本领域技术人员应该了解根据本发明下列的实施可以做一些可能的应用及变动。
如图5、图6所示，为了提高维修与返工的便利性，本发明一实施利公开了一种用于晶片级半导体测试的测试座及测试板。图5为显示本发明一实施例的用于晶片级半导体测试的测试板的平面图。图6为显示沿着图5中剖面线AA’所得的测试座的剖面图。
如图5、图6所示，提供测试板500(例如多层印刷电路板)，用于晶片级半导体测试。测试板500包括上方的多个线路(未显示)与微电子元件502。尤其是，测试板500的特征在于：在自身表面上形成多个测试座(例如508)，且该些测试座内均含有异方性导电膜614。每一个测试座包括基底构件(例如，518或618)，而此基底构件(例如，518或618)通过螺丝516而与测试板500连接，其中该基底构件(例如，518或618)具有中央开口，而该中央开口暴露下方的该测试板的一部分(例如，510)。另外，每一个测试座也包括置于该基底构件(例如，518或618)的该中央开口内异方性导电膜(例如，514或614)。而且，将待测芯片600置于该基底构件(例如，518或618)的该中央开口内的该异方性导电膜(例如，514或614)上。而且，通过螺丝524而将位于芯片600上方的上盖构件522连接至该基底构件(例如，518或618)。
如图5所示，符号504与506指用于形成测试座的区域，而供螺丝516通过(或称拴入)的四个开口512形成于内。符号510指形成在测试板500上方或内的导电衬垫。在区域506内，通过将螺丝516拴入开口(例如，512)而使基底构件518与测试板500连接。尤其是，基底构件518具有中央开口，其中，有异方性导电膜514形成于此中央开口内，且此中央开口暴露下方测试板500的一部分(例如，导电衬垫510)。基底构件518也有两个供螺丝(例如，524)通过(或称拴入)的两个开口。也就是说，位于异方性导电膜514上方的上盖构件522通过将螺丝524拴入开口(例如，520)而与下表面连接。
请参考图6，其为显示沿着图5中剖面线AA’所得的测试座的剖面图，以说明芯片与测试板间的电性连接关系。如图6所示，待测芯片600具有下表面，且此下表面上形成有锡球602。而且，导电衬垫610形成于露出基底构件618的部分内的测试板500的上表面上。因此，待测芯片600通过锡球602而与测试板500、异方性导电膜614及导电衬垫610形成电性连接。当测试板500与自动测试系统连接时，则进行晶片级半导体测试。
根据本发明实施例的测试座及测试板，待测芯片可与测试板有非常良好的接触，且芯片上的锡球更精确地对准导电衬垫610。而且，当测试结果显示失败时，本发明的测试座增加了返工与维修的便利性。也就是说，在测试后，芯片可以返工或轻易移除(即重置新的待测芯片)。
虽然本发明已以优选实施例公开如上，但是其并非用以限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，当可作各种的改动与润饰，因此本发明的保护范围当视后附的权利要求所界定的范围为准。

Claims (14)

1. 一种用于晶片级半导体测试的测试板，包括：
多个线路与元件；以及
多个测试座，位于该测试板的上表面上，其中每一个测试座包括：
基底构件，通过第一组螺丝而与该测试板连接，其中该基底构件具有中央开口，而该中央开口暴露下方的该测试板的一部分；
异方性导电膜，置于该基底构件的该中央开口内；
待测芯片，置于该基底构件的该中央开口内的该异方性导电膜上；以及
上盖构件，位于该芯片上方，通过第二组螺丝而与该基底构件连接。
2. 如权利要求1所述的用于晶片级半导体测试的测试板，其中该基底构件至少具有4个供该第一组螺丝穿过的开口。
3. 如权利要求1所述的用于晶片级半导体测试的测试板，其中该上盖构件至少具有2个供该第二组螺丝穿过的开口。
4. 如权利要求1所述的用于晶片级半导体测试的测试板，其中该待测芯片具有上方形成有多个锡球的下表面，且其中该待测芯片通过该锡球及该异方性导电膜而与该测试板形成电性连接。
5. 如权利要求4所述的用于晶片级半导体测试的测试板，还包括：
多个导电衬垫，形成于该部分内的该测试板的该上表面上，其中该待测芯片通过该锡球、该异方性导电膜及该导电衬垫而与该测试板形成电性连接。
6. 如权利要求1所述的用于晶片级半导体测试的测试板，其中该测试板为多层印刷电路板。
7. 如权利要求1所述的用于晶片级半导体测试的测试板，其中该测试板与自动测试系统连接。
8. 一种用于晶片级半导体测试的测试座，包括：
基底构件，通过第一组螺丝而与该测试板连接，其中该基底构件具有中央开口，而该中央开口暴露下方的该测试板的一部分；
异方性导电膜，置于该基底构件的该中央开口内；
待测芯片，置于该基底构件的该中央开口内的该异方性导电膜上；以及
上盖构件，位于该芯片上方，通过第二组螺丝而与该基底构件连接。
9. 如权利要求8所述的用于晶片级半导体测试的测试座，其中该基底构件至少具有4个供该第一组螺丝穿过的开口。
10. 如权利要求8所述的用于晶片级半导体测试的测试座，其中该上盖构件至少具有2个供该第二组螺丝穿过的开口。
11. 如权利要求8所述的用于晶片级半导体测试的测试座，其中该待测芯片具有上方形成有多个锡球的下表面，且其中该待测芯片通过该锡球及该异方性导电膜而与该测试板形成电性连接。
12. 如权利要求11所述的用于晶片级半导体测试的测试座，还包括：
多个导电衬垫，形成于该部分内的该测试板的该上表面上，其中该待测芯片通过该锡球、该异方性导电膜及该导电衬垫而与该测试板形成电性连接。
13. 如权利要求8所述的用于晶片级半导体测试的测试座，其中该测试板为多层印刷电路板。
14. 如权利要求8所述的用于晶片级半导体测试的测试座，其中该测试板与自动测试系统连接。
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