CN101373397B

CN101373397B - 动态切换数据队列临界值的系统及方法

Info

Publication number: CN101373397B
Application number: CN2008101715951A
Authority: CN
Inventors: 翁志豪; 叶大荣
Original assignee: Via Technologies Inc
Current assignee: Via Technologies Inc
Priority date: 2008-10-29
Filing date: 2008-10-29
Publication date: 2010-08-18
Anticipated expiration: 2028-10-29
Also published as: CN101373397A

Abstract

本发明提供一种动态切换数据队列临界值的系统及方法。数据队列，该数据队列例如为先进先出缓冲器，且设有第一临界值及第二临界值，其中第一临界值大于第二临界值。根据中央处理器处于不同的省电状态而动态切换至数据队列的第一临界值或第二临界值。当数据队列内的数据量少于切换后的第一临界值或第二临界值时，则存取一主存储器以填满数据队列。本发明可节省更多的电源，使得可携式电子装置可以在有限电源供应的情形下，使用更久的时间。

Description

动态切换数据队列临界值的系统及方法

技术领域

本发明有关一种电源管理(power management)，特别是关于一种动态切换先进先出缓冲器(FIFO)临界值的系统及方法。

背景技术

英特尔公司(Intel)于公元2004年制订公告了高清晰度音频(high definition audio，以下简称HDA)规格，其规格详细内容可以参考High Definition Audio Specification版本1.0及其后续更新版本(http://www.intel.com/standards/hdaudio/)。

图1显示HDA的基本架构。中央处理器(CPU)10经由主总线(host bus)11连接至存储器控制器12，其是用以控制系统存储器13的存取。存储器控制器12经由系统总线(例如PCI)14连接至HDA控制器(HDAC)15。HDA控制器15经由HDA链结(link)16连接至一个或多个编解码器(coder/decoder，codec)17。HDA控制器15包括有一个或多个直接存储器存取(DMA)引擎(engine)或控制器150(以下简称为DMA)，用以控制系统存储器13和编解码器17之间数据流(data stream)的传送。HDA链结16则提供一个途径，让HDA控制器15和编解码器17之间得以传送控制信号及数据。每个编解码器17包括有一个或多个转换器(converter，C)，用以将数字信号转换成模拟信号至输出装置(例如喇叭)，或者自输入装置(例如麦克风)接收模拟信号并将其转换为数字信号。

DMA150内含有数据队列(queue)，例如先进先出(first infirst out，FIFO)缓冲器(以下简称FIFO)，储存足够的数据以维持HDA链结16中的数据流，使其不会有短缺(under run)或溢出(overrun)情形。因此，在数据传送至HDA链结16之前，如果FIFO中的数据量少于一临界值(threshold)，则HDA控制器15会进入总线主控周期(bus master cycle)，至系统存储器13内存取数据。通常，FIFO临界值、连续传送长度(burst length)及FIFO长度(FIFOSIZE)之间具有下表1的关系，其中h代表16进制数值，DW代表双字(double word，其相当于4字节)：

表1

FIFOSIZE	FIFO临界值	连续传送长度
FIFOSIZE	FIFO临界值	连续传送长度	40h DW	31h DW	10h DW
30h DW	21h DW	10h DW	40h DW	31h DW	10h DW
30h DW	21h DW	10h DW	20h DW	19h DW	8h DW
10h DW	dh DW	4h DW	20h DW	19h DW	8h DW
10h DW	dh DW	4h DW	8h DW	7h DW	2h DW
4h DW	4h DW	1h DW	8h DW	7h DW	2h DW
4h DW	4h DW	1h DW	其他值	4h DW	1h DW

FIFO临界值的功能在于让HDA控制器15得以知道何时必须进入总线主控周期(bus master cycle)以取得系统存储器13内的数据进行播放(playback)或储存数据至系统存储器13内。借此，可避免因系统总线14忙碌而造成的数据短缺(under run)情形，作为一种容错(tolerance)作用。

图2例示一FIFO，其总长度为192字节，而临界值为128字节。以采样率48kHz、二通道、每一通道有16位(或2字节)的数据格式为例，每一数据帧(frame)含4字节，即可将“每一数据帧”视为“单位数据传输量”。当FIFO内的数据少于128字节时，HDA控制器15即会进入总线主控周期(bus master cycle)。由于每一数据帧的传送时间为20.83微秒(μs)(＝1/(48x103))，即可将“20.83微秒(μs)”视为“单位传输时间”，因此128字节可以容纳32数据帧(＝128/4)达666微秒(μs)(＝32x20.83)之久。

于图1的HDA系统中，输出入装置(例如喇叭、耳机、数据机或麦克风)通过编解码器17而连接至HDA控制器15。HDA链结16接口通过一些基本控制信号来进行数据的传送。例如，串行数字输出信号(serial digital output，以下简称AZSDO)用以传送串行格式数据至输出装置；串行数字输入信号(serialdigital input，以下简称AZSDI)用以接收输入装置的数据；同步信号SYNC由HDA控制器15所驱动，用以作为数据帧的同步及作为向外标签(outbound tag)信号；重置信号AZRST#用以重置HDA链结16；时脉信号AZBITCLK为24MHz时脉信号源，其由48MHz USBPHY PLL经除法运算所得到。

当HDA的驱动器(driver)向HDA控制器15发出请求(request)并设定(set)执行(RUN)位后，则HDA控制器15即可通过DMA150而与编解码器17进行播音、录音、向外命令环缓冲器串行(command outbound ring buffer，CORB)或向内响应环缓冲器序列(response inbound ring buffer，RIRB)。

图1系统中的电源功率管理单元(power management unit，以下简称PMU)18用以控制中央处理器10的省电睡眠状态(Cx)。例如惠普(HP)、英特尔(Intel)等公司所制订的ACPI(Advanced Configuration and Power Interface)规格，该规格详细内容可以参考网站(http://www.acpi.info/)。根据ACPI规格，C0状态代表CPU10处于完全工作状态，而Cl至Cn则为各种睡眠状态；其中，n值愈大表示CPU10闲置程度愈大，亦即愈节省电源。当处于C2(或以下)状态时，系统可以继续进行系统存储器13的存取；当处于C3或以上状态时，则系统无法进行系统存储器13的存取。换句话说，如果处于C4状态且FIFO内的数据量少于临界值时，CPU10必须从C4转变至C2状态，才能向系统存储器13请求数据。同样道理，如果处于C3状态且FIFO内的数据量少于临界值时，CPU10必须从C3转变为C2状态，才能向系统存储器14请求数据。

HDA控制器15和编解码器17可以在睡眠状态Cx中，无须软件触发而请求总线主控事件(event)或者中断事件。此时，编解码器17可驱动AZSDI以告知HDA控制器15并请求总线主控周期或中断。此AZSDI信号可以被PMU18锁住以形成电源管理事件(power management event，简称PME事件)，让CPU10离开睡眠状态Cx。

图3显示传统HDA系统进入及离开睡眠状态的流程图。首先，PMU18发出信号使得CPU10进入C3或C4(亦即，C3/C4)状态(步骤30)。接着，以步骤31判定HDAC的RUN位是否为主动(active)。如果RUN位非为主动，则CPU10处于C3/C4状态(步骤32A)。此时，HDA链结16处于重置(reset)状态(步骤33A)，其使得编解码器17被隐藏住(此时的HDA链结16不存在)。接着，于步骤34A中，如果HDA控制器15侦测到主动AZSDI信号，则CPU10将离开C3/C4状态而进入C0/C2状态(步骤35)；否则，如果HDA控制器15侦测到非主动AZSDI信号，则CPU10维持于C3/C4状态(步骤32A)。

如果步骤31所判定的RUN位为主动，则CPU10处于C3/C4状态(步骤32B)。此时，HDA链结16离开重置(reset)状态(步骤33B)，其使得编解码器17可被显现出来(此时的HDA链结16存在)。接着，于步骤34B中，如果HDA控制器15侦测到主动AZSDI信号，或者FIFO内数据少于临界值，则CPU10将离开C3/C4状态而进入C0/C2状态(步骤35)；否则，CPU10维持于C3/C4状态(步骤32B)。

当CPU10处于C3/C4状态时，由于HDA装置极容易进入总线主控周期，因此，FIFO内并不需要储存太多数据作为播放或录音之用。传统HDA系统无论是处于C3/C4状态或者C0/C2状态，均采用固定的FIFO临界值，因此造成CPU10经常地离开C3/C4以进入C0/C2状态。鉴于传统的省电睡眠状态转换对于省电并非很有效率，因此亟需提出一种控制机制，以节省更多的电源，使得可携式电子装置可以在有限电源供应的情形下，使用更久的时间。

发明内容

本发明的目的之一在于提供一种可动态切换数据队列(例如FIFO)的临界值的系统及方法，使得系统电源的节省更为有效。

本发明提供一种动态切换数据队列临界值的系统，包括一中央处理器、一数据队列及一主存储器，数据队列(例如FIFO)设有第一临界值及第二临界值，其中第一临界值大于第二临界值。根据中央处理器(CPU)处于不同的省电状态而动态切换该数据队列的临界值至第一临界值或第二临界值。例如，当CPU由第一状态变成较省电的第二状态时，由第一临界值切换至第二临界值；当CPU由较省电的第二状态变成第一状态时，则由第二临界值切换至第一临界值。当数据队列内的数据量少于切换后的第一临界值或第二临界值时，则存取该主存储器以填满数据队列。

本发明还提供一种动态切换数据队列临界值的方法，包括：根据一中央处理器处于不同的省电状态而动态切换一数据队列的临界值至一第一临界值或一第二临界值，其中该第一临界值大于该第二临界值；当该数据队列内的数据量少于切换后的该第一临界值或该第二临界值时，则存取一主存储器以填满该数据队列；当该中央处理器由一第一状态变成一第二状态时，该数据队列的临界值由该第一临界值切换至该第二临界值；当该中央处理器由该第二状态变成该第一状态时，该数据队列的临界值由该第二临界值切换至该第一临界值，其中该第二状态比该第一状态省电。

本发明可节省更多的电源，使得可携式电子装置可以在有限电源供应的情形下，使用更久的时间。

附图说明

图1显示HDA的基本架构。

图2例示一总长度为192字节，临界值为128字节的FIFO。

图3显示传统HDA系统进入及离开睡眠状态的流程图。

图4显示根据本发明实施例的HDA的基本架构。

图5A显示本发明的动态切换数据队列(queue)临界值的发明概念。

图5B及图5C显示根据本发明实施例的可动态切换临界值的FIFO。

图6例示从C4状态转变为C3状态直到C2状态的信号波形图。

图7显示根据本发明实施例的动态切换FIFO临界值的流程图。

具体实施方式

图5A显示本发明的动态切换数据队列(queue)临界值的发明概念。数据队列40A/40B(例如FIFO)设有第一临界值及第二临界值，其中第一临界值大于第二临界值。根据中央处理器(CPU)处于不同的省电状态而动态切换至数据队列的第一临界值或第二临界值。如图5A所示，当CPU由第一状态变成较省电的第二状态时，由第一临界值的数据队列40A切换至第二临界值的数据队列40B。当CPU由较省电的第二状态变成第一状态时，则由第二临界值的数据队列40B切换至第一临界值的数据队列40A。

图4显示根据本发明实施例的HDA的基本架构。图5B及图5C显示根据本发明实施例的可动态切换临界值的FIFO。本实施例以HDA系统为例，因此图4的系统架构将部分沿用图1所示的系统方块图及其标号。虽然本实施例以HDA为例，然而本发明也可以适用于其他的音频规格系统、视频规格系统，或一般的数据输出入系统。例如：集成设备电路(Integrated DeviceElectronic；IDE)系统、串行高级技术附件(Serial AdvancedTechnology Attachment；SATA)系统或通用串行总线(UniversalSerial Bus；USB)系统。

在本实施例中，当CPU10处于C0/C2状态时，数据队列的临界值为较大的第一临界值(图5B)；当处于较省电的C3/C4状态时，数据队列的临界值则为较小的第二临界值。上述的C0、C2、C3、C4为ACPI(Advanced Configuration and PowerInterface)规格中的省电状态。CPU的省电状态是由电源功率管理单元(PMU)18所控制的。

图5B及图5C所示的FIFO以采样率48kHz、二通道、每一通道有16位(或2字节)的数据格式为例，每一数据帧(frame)含4字节。在本实施例中，每一数据帧(frame)可视为“单位数据传输量”的一种实施型态，然而其并非用以限定本发明。在其他实施例中，例如：USB系统中，“单位数据传输量”可以为一个“交易”(Transaction)完成所涉及的数据传输量。对于图5B的FIFO，当HDA控制器15消耗了64字节的数据后(亦即，FIFO内的数据少于临界值128字节时)，CPU10会离开C3/C4状态并发出总线主控周期(bus master cycle)。由于每一数据帧的传送时间为20.83微秒(μs)(＝1/(48x10³))，即可将“20.83微秒(μs)”视为一个“单位传输时间”，亦即传送一个“单位数据传输量”所需花的时间，因此这64字节数据可让CPU10停留于C3/C4状态达16数据帧(＝64/4)之久，相当于333.28微秒(μs)(＝16x20.83)。

当本实施例将FIFO临界值从图5B的128字节(亦即，第一临界值)切换至图5C的64字节(亦即，第二临界值)时，对于相同的数据格式(亦即，采样率48kHz、二通道、每一通道有16位(或2字节))，当HDA控制器15消耗了128字节的数据后(亦即，FIFO内的数据少于临界值64字节时)，CPU10会离开C3/C4状态并发出总线主控周期(bus master cycle)。由于每一数据帧的传送时间为20.83微秒(μs)(＝1/(48x10³))，因此这128字节数据可让CPU10停留于C3/C4状态达32个数据帧(＝128/4)之久，亦即传送32个“单位数据传输量”所需花的时间，相当于666.56微秒(μs)(＝32x20.83)。相较于图5B的FIFO，图5C的FIFO可以让CPU10停留于C3/C4状态的时间多出了333.28微秒(μs)(＝666.56-333.28)。

CPU10从Cx状态(x大于或等于3)转变为C2状态需要花费一些时间。在这段时间内，为了避免数据有短缺(under run)或溢出(overrun)情形，因此，FIFO内必须维持足够的数据量。鉴于此，新临界值的设定需足以应付CPU10状态转变的时间。

图6例示从C4状态转变为C3状态直到C2状态的信号波形图。CPU10从C4进入C3状态需时30.14微秒(μs)(＝12.56+17.58)，从C3进入C2状态需时870纳秒(ns)，因此，从C4至C2状态总共需时约32微秒(μs)。若以一数据帧的20.83微秒(μs)作为一单位传输时间(time unit of transportation)，则图6所示的例子至少需要使用二单位传输时间才足以应付CPU10状态的转变。也就是说，第二临界值可设定为不小于二单位传输时间的长度。以采样率48kHz、二通道、每一通道有16位(或2字节)的数据格式为例，二单位传输时间相当于8字节，即2个“单位传输数据量”。通常，基于容错(tolerance)的考量，会再加上多个“单位传输数据量”作为安全(safety)数据帧。例如，如果CPU10从C4转变至C2状态可能会超过41.66微秒(亦即，二单位传输时间)的情形发生，则必须加上多个“单位传输数据量”的安全数据帧，以避免短缺(under run)或溢出(overrun)情形的发生。

在本实施例中，第二临界值可以由下式得到：

第二临界值＝(单位数据传输量)×[(由第二状态/第一状态变成第一状态/第二状态所需的时间)/(单位传输时间)]+n×(单位数据传输量)

上式中的n为不小于0的整数，在一实施例中可以由一暂存器中3位所控制，且n为0～7的整数其中之一；上述的“安全数据帧”即是指n×(单位数据传输量)。n可视应用情况而作调整，且不加入(n＝0)或加入安全数据帧后的第二临界值仍不会大于第一临界值。另外，在一实施例中，若[(由第二状态/第一状态变成第一状态/第二状态所需的时间)/(单位传输时间)]所计算的结果并非整数，则可将所得的“商”加1，以避免数据有短缺(under run)或溢出(overrun)。其中，“(由第二状态/第一状态变成第一状态/第二状态所需的时间)/(单位传输时间)”指的是“由第二状态变成第一状态所需的时间或由第一状态变成第二状态所需的时间”。又，上述的第一临界值或第二临界值的单位可以是位或是字节。

图7显示根据本发明实施例的动态切换FIFO临界值的流程图。首先，PMU18发出信号使得CPU10进入C3/C4状态(步骤60)。接着，以步骤61判定HDAC的RUN位是否为主动(active)。如果RUN位非为主动，则CPU10处于C3/C4状态(步骤62)。此时，HDA链结16处于重置(reset)状态(步骤63)，其使得编解码器17被隐藏住(此时的HDA链结16不存在)。接着，于步骤64中，如果HDA控制器15侦测到主动AZSDI信号，则CPU10将离开C3/C4状态而进入C0/C2状态(步骤65)；否则，如果HDA控制器15侦测到非主动AZSDI信号，则CPU10维持于C3/C4状态(步骤62)。

如果步骤61所判定的RUN位为主动，则PMU18会通过HDA控制器15与PMU18之间的一条连结线20而通过发出PMU_C3/C4信号(例如图6中的#DPSLP(C3)信号)让HDA控制器15侦测得知目前的功率状态(步骤66)。与传统系统(如图3所示)作一比较，本实施例中的HDA控制器15可以通过连结线20参考并侦测PMU18中C3/C4信号状况，例如当图6中的#DPSLP(C3)信号、#SLP(C3)信号或VRDSLP(C4)信号处于高位准，表示CPU10处于对应的C3或C4状态；反之，低位准表示CPU10非处于对应的C3或C4状态，进而得知CPU10目前的功率状态，此为传统系统所缺少的功能。

接着，将所算出的FIFO第二临界值(亦即，C3/C4状态的临界值，例如图5C的例子)和FIFO第一临界值(亦即，C0/C2状态的临界值，例如图5B所示)作比较(步骤67)。如果FIFO第二临界值小于FIFO第一临界值，则将HDA控制器15当中的相关FIFO临界值切换为第二临界值(步骤68A)；否则，不作FIFO临界值的切换(步骤68B)。

于临界值的设定完成后，CPU10处于C3/C4状态(步骤69)。此时，HDA链结16离开重置(reset)状态(步骤70)，其使得编解码器17可被显现出来(此时的HDA链结16存在)。接着，于步骤71中，如果HDA控制器15侦测到主动AZSDI信号，或者FIFO内数据少于临界值，则CPU10将离开C3/C4状态而进入C0/C2状态(步骤65)；否则，CPU10维持于C3/C4状态(步骤69)。

根据本发明实施例，由于FIFO临界值会动态地根据所处的功率状态为C0/C2状态或者为C3/C4状态而设定大小不同的临界值，使得CPU10可以处于C3/C4状态达较长的时间，节省更多的电源，使得可携式电子装置可以在有限电源供应的情形下，使用更久的时间。

本发明是针对同一数据队列临界值进行“动态”调整，此与已知在出厂前所进行的人为调整是不一样的。举例来说，如果已知FIFO size原本是40hDW，其临界值为31h DW，出厂前可能因客户需求，而会故意将FIFO size 40hDW的临界值调成另一个临界值19hDW。相对的，本发明的第一临界值为一般出厂的临界值(同于已知的临界值)，第二临界值中的“单位数据传输量”、“单位传输时间”为使用者于使用时，依照使用状况而得到的值，所以第二临界值是可以事后动态加以变动的。

就硬件架构来说，在本发明的一个实施例中，DMA150可以整合于HDA控制器15中；但是，在其他实施例中，DMA150则可以配置于HDA控制器15外。再者，于本发明一实施例中，一个FIFO可以配置对应于一个DMA150；但是，在其他实施例中，可以将多个FIFO配置对应至同一DMA150，用以降低成本。

以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。例如，本发明可适用于需存取主存储器数据的一般数据队列，不一定局限在HDA系统中。

附图中符号的简单说明如下：

10：中央处理器(CPU)

11：主总线(host bus)

12：存储器控制器

13：系统存储器

14：系统总线

15：HDA控制器

16：HDA链结(link)

17：编解码器(codec)

18：PMU

20：连结线

30-35：传统HDA系统进入及离开睡眠状态的流程步骤

40A：设为第一临界值的数据队列

40B：设为第二临界值的数据队列

60-71：实施例的动态切换FIFO临界值的流程步骤

150：DMA。

Claims

1.一种动态切换数据队列临界值的系统，其特征在于，包括：

一中央处理器；

一数据队列，其设有一第一临界值及一第二临界值，根据该中央处理器处于不同的省电状态而动态切换该数据队列的临界值至该第一临界值或该第二临界值，其中该第一临界值大于该第二临界值；

一主存储器，当该数据队列内的数据量少于切换后的该第一临界值或该第二临界值时，则存取该主存储器以填满该数据队列；

其中，当该中央处理器由一第一状态变成一第二状态时，该数据队列的临界值由该第一临界值切换至该第二临界值；当该中央处理器由该第二状态变成该第一状态时，该数据队列的临界值由该第二临界值切换至该第一临界值，其中该第二状态比该第一状态省电。

2.根据权利要求1所述动态切换数据队列临界值的系统，其特征在于，当该中央处理器处于C0/C2状态时，该数据队列的临界值为该第一临界值；当该中央处理器处于C3/C4状态时，该数据队列的临界值为该第二临界值，其中上述C0、C2、C3、C4为ACPI规格中的省电状态。

3.根据权利要求1所述动态切换数据队列临界值的系统，其特征在于，该第二临界值＝(单位数据传输量)×[(由该第二状态/第一状态变成该第一状态/第二状态所需的时间)/(单位传输时间)]+n×(单位数据传输量)；其中n为不小于0的整数。

4.根据权利要求1所述动态切换数据队列临界值的系统，其特征在于，该数据队列为先进先出缓冲器，该系统还包括至少一直接存储器存取引擎，而该先进先出缓冲器对应至少该直接存储器存取引擎配置，以通过至少该直接存储器存取引擎存取该主存储器以填满该先进先出缓冲器。

5.根据权利要求1所述动态切换数据队列临界值的系统，其特征在于，该系统为高清晰度音频系统、集成设备电路系统、串行高级技术附件系统或通用串行总线系统。

6.一种动态切换数据队列临界值的方法，其特征在于，包括：

根据一中央处理器处于不同的省电状态而动态切换一数据队列的临界值至一第一临界值或一第二临界值，其中该第一临界值大于该第二临界值；当该数据队列内的数据量少于切换后的该第一临界值或该第二临界值时，则存取一主存储器以填满该数据队列；

7.根据权利要求6所述动态切换数据队列临界值的方法，其特征在于，当该中央处理器处于C0/C2状态时，该数据队列的临界值为该第一临界值；当该中央处理器处于C3/C4状态时，该数据队列的临界值为该第二临界值，其中上述C0、C2、C3、C4为ACPI规格中的省电状态。

8.根据权利要求6所述动态切换数据队列临界值的方法，其特征在于，该第二临界值＝[(单位数据传输量)×(由该第二状态/第一状态变成该第一状态/第二状态所需的时间)/(单位传输时间)]+n×(单位数据传输量)；其中n为不小于0的整数。

9.根据权利要求6所述动态切换数据队列临界值的方法，其特征在于，还包括使用至少一直接存储器存取引擎，其中该数据队列为先进先出缓冲器，而该先进先出缓冲器对应至少该直接存储器存取引擎配置，以通过至少该直接存储器存取引擎存取该主存储器以填满该先进先出缓冲器。

10.根据权利要求6所述动态切换数据队列临界值的方法，其特征在于，适用于高清晰度音频系统、集成设备电路系统、串行高级技术附件系统或通用串行总线系统。

11.根据权利要求6所述动态切换数据队列临界值的方法，其特征在于，适用于高清晰度音频系统，该数据队列为先进先出缓冲器，而该高清晰度音频系统还包括一高清晰度音频控制器，该高清晰度音频控制器包括至少一直接存储器存取引擎，且至少该直接存储器存取引擎对应该先进先出缓冲器配置。

12.根据权利要求11所述动态切换数据队列临界值的方法，其特征在于，当该高清晰度音频控制器为主动且该高清晰度音频控制器侦测得知该中央处理器进入C3/C4状态，则该先进先出缓冲器使用该第二临界值，其中上述C3、C4为ACPI规格中的省电状态。

13.根据权利要求12所述动态切换数据队列临界值的方法，其特征在于，通过一电源功率管理单元发出PMU_C3/C4信号让该高清晰度音频控制器侦测得知该中央处理器进入C3/C4状态。