CN101369417A - 一种异步显示图像的叠加装置 - Google Patents
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Abstract
本发明公开了一种异步显示图像的叠加装置，其包括第一接入电路、第二接入电路、第二存储器、颜色开关比较电路和显示输出电路；第一接入电路的输出端和颜色开关比较电路的输入端连接；第二接入电路的输出端经过第二存储器与颜色开关比较电路的输入端连接；颜色开关比较电路的输出端和显示输出电路连接；颜色开关比较电路用于对第一接入电路输出的第一图像信息和第二接入电路输出的第二图像信息进行叠加处理，后由显示输出电路输出到显示单元显示。本发明可以全部采用硬件电路实现，处理速度比较快，刷新率比较高。且成本低，生产、安装和维护比较方便，另外本发明不需要专门设计帧同步控制电路，就可以对输入的图像信息进行精确的帧同步控制。
Description
技术领域
本发明涉及计算机图像处理技术领域，特别涉及一种异步显示图像的叠加装置。
背景技术
拼接显示处理系统作为一种新型的显示设备，获得越来越广泛的应用。性能要求越来越高，特别是显示速度的要求，比如500万像素以上的3D图像刷新率为60Hz，这对于显示信号的传输速率提出了新的要求；拼接显示墙除了显示计算机桌面或大型应用外，还要显示来自监控摄像头、DVD播放器、电脑的显示输出信号、网络显示数据和IP视频数据等。对于各个图像采集通道采集到的图像信息，通常需要在整个拼接显示墙上进行叠加显示输出。
图1是现有技术中的拼接显示处理系统，一台拼接显示处理器要启动显示32个显示单元(16张PCI显示插卡)，还要完成16路视频信号(4张PCI插卡)和4路RGB信号(电脑信号)的采集(2张PCI插卡)，插槽总数达到22个。由于一台拼接显示处理器PCI的速度限制，同时处理图像信息的叠加以及其他各种应用，使得该拼接显示处理器不堪重负，显示速度比较慢，刷新率很低，所以只能处理一些简单应用。
专利号为ZL200510037591.0，名称为多层实时图像叠加控制器的发明专利，公开了一种多层实时图像叠加控制器，其包括核心控制模块、输出模块和多个输入模块，该核心控制模块、输出模块和多个输入模块通过信号总线与背板相连接，核心控制模块产生图像叠加控制器所需要的像素时钟及同步信号，这些像素及时钟信号传递给连接在信号总线上的所有信号处理模块，使所有进入信号中心的图像信号同步。每个显示单元能够实现多达11层图像的叠加。假如有16个显示单元组成的拼接显示系统，每个显示单元都要接入1路桌面RGB信号、10个视频信号或RGB信号，累计就有176条视频信号或RGB信号传输线及至少有176个接插口及其接口电路。而且绝大部分输入图像信息需要通过视频交换矩阵或RGB交换矩阵进行处理，这样又要增加160条视频信号传输线及160个接插口及其接口电路。该图像控制器还要对各个输入图像信息进行缩放处理，需要大量的硬件资源来完成。所以采用这样的图像叠加控制器的拼接显示系统成本比较高，生产调试复杂，安装维护都不方便。
发明内容
本发明提供了一种异步显示图像的叠加装置，其实现成本低，生产、安装和维护比较方便，且在不需要帧同步控制的情况下，实现对显示图像的叠加控制。
本发明的技术方案是:一种异步显示图像的叠加装置，包括:第一接入电路、第二接入电路、第二存储器、颜色开关比较电路和显示输出电路；
所述第一接入电路的输出端和所述颜色开关比较电路的输入端连接；第二接入电路的输出端经过所述第二存储器与所述颜色开关比较电路的输入端连接；颜色开关比较电路的输出端和显示输出电路连接；
所述第一接入电路用于接收第一图像信息并输出到颜色开关比较电路；第二接入电路用于接收包括有第一特定颜色编码信息的第二图像信息并输出存储到所述第二存储器；所述颜色开关比较电路从所述第二存储器里读取所述第二图像信息；或者，所述第一接入电路用于接收包括有第一特定颜色编码信息的第二图像信息并输出存储到所述第二存储器，所述颜色开关比较电路从所述第二存储器读取该第二图像信息，所述第二接入电路用于接收第一图像信息并输出到所述颜色开关比较电路；
所述颜色开关比较电路比较所述第二图像信息的像素数据与所述特定颜色编码信息的像素数据；如果不相等，把第二图像信息中和所述特定颜色编码信息的像素数据不相等的像素数据输出到所述显示输出电路；否则，把第一图像信息中和所述特定颜色编码信息的像素数据位置相同的像素数据输出到所述显示输出电路；
所述显示输出电路将接收到的像素数据输出到显示单元显示。
本发明的异步显示图像的叠加装置，可以全部采用硬件电路实现，可以实现传统的拼接显示处理器的对输入图像信息进行叠加处理的部分功能，这样可以释放拼接显示处理器的CPU处理能力用来处理拼接显示系统其他单元的应用，使得采用本发明的异步显示图像的叠加装置的拼接显示系统的处理速度比较快，刷新率比较高。且由于本发明可以采用硬件电路实现，因此采用本发明的图像叠加装置，可以直接和多个通用的PC处理器平台一起构成拼接显示系统，各PC处理器平台可以并行工作，使得采用本发明装置的整个拼接显示系统成本低，生产、安装和维护比较方便。另外本发明的异步显示图像的叠加装置，通过颜色开关比较电路比较输入的第一特定颜色编码信息的像素数据和第二图像信息的像素数据来完成第一图像信息和第二图像信息的叠加控制，不需要专门设计帧同步控制电路，也不要求输入图像信息帧同步或者相对帧同步，就可以对输入的图像信息进行精确的帧同步控制。
附图说明
图1是现有技术中拼接显示系统的原理框图；
图2是本发明异步显示图像的叠加装置一实施例的结构框图；
图3是本发明异步显示图像的叠加装置一实施例的结构框图；
图4是本发明叠加装置一实施例的图像叠加示意图；
图5是本发明异步显示图像的叠加装置一实施例的结构框图；
图6是本发明异步显示图像的叠加装置一实施例的结构框图；
图7是本发明叠加装置一实施例的图像叠加示意图；
图8是本发明叠加装置中显示输出电路的内部框图。
具体实施方式
下面结合附图和具体实施例对本发明做一详细的阐述。
实施例一
本发明的异步显示图像的叠加装置包括，如图2，第一接入电路、第二接入电路、第二存储器、颜色开关比较电路和显示输出电路；所述第一接入电路的输出端和所述颜色开关比较电路的输入端连接；第二接入电路的输出端经过所述第二存储器与所述颜色开关比较电路的输入端连接；颜色开关比较电路的输出端和显示输出电路连接。
所述第一接入电路用于接收第一图像信息并输出到颜色开关比较电路；第二接入电路用于接收包括有第一特定颜色编码信息的第二图像信息并输出到所述第二存储器，所述颜色开关比较电路从所述第二存储器里读取所述第二图像信息。该第一特定颜色信息与正常图像显示的像素编码有明显不同，以便于区分。具体实施时，根据实际需要，当所述第一图像信息是串行的图像数据时，所述第一接入电路还用于对接收到的所述第一图像信息进行串并转换，所述第二接入电路还用于对接收到的所述第二图像信息进行串并转换，可以根据TMDS协议进行转换，将差分传输的串行图像信息转换为并行的RGB图像信息。两个接入电路接收到的图像信息刷新率可以不一样，但其显示分辨率一样。当然，在一具体实施例中，所述第二接入电路可以用于接收第一图像信息并输出到颜色开关比较电路；第一接入电路用于接收包括有第一特定颜色编码信息的第二图像信息并输出到所述第二存储器，所述颜色开关比较电路从所述第二存储器里读取所述第二图像信息。根据实际需要，当所述第一图像信息是串行的图像数据时，所述第二接入电路还用于对接收到的所述第一图像信息进行串并转换，所述第一接入电路还用于对接收到的所述第二图像信息进行串并转换，可以根据TMDS协议进行转换，将差分传输的串行图像信息转换为并行的RGB图像信息。
颜色开关比较电路是完成输入的第一图像信息和第二图像信息的叠加处理。所述颜色开关比较电路比较所述第二图像信息的像素数据与所述第一特定颜色编码信息的像素数据，在具体实施时，所述颜色开关比较电路可以对第二图像信息中的每个像素数据与第一特定颜色编码信息的每个像素数据逐个进行比对；如果不相等，把第二图像信息中和所述第一特定颜色编码信息的像素数据不相等的像素数据输出到所述显示输出电路；否则，把第一图像信息中和所述第一特定颜色编码信息的像素数据位置相同的像素数据输出到所述显示输出电路。
所述显示输出电路将接收到的像素数据输出到显示单元显示。具体实施时，如图8，该显示输出电路可以包括相连接的并串转换电路和输出电路；所述并串转换电路的端口A与所述颜色开关比较电路的输出端连接，用于对接收到的像素数据进行并串转换(具体可以根据TMDS协议进行转换)，并输出到所述输出电路，所述输出电路根据时钟和同步信息(行同步、帧同步)将所述并串转换后的像素数据输出到显示单元显示。进一步地，也可以在输出电路的输出端连接有分割电路，用于根据需要将输出电路输出的像素数据分为若干个像素数据块后由显示单元进行显示。
如图4，是该实施例的异步显示图像叠加装置的叠加示意图，第一接入电路输入的第一图像信息中含有显示窗口101和显示窗口102，第二接入电路输出的第二图像信息中含有第一特定颜色编码信息(图中阴影部分)和显示窗口201；或者，第一接入电路输入的第二图像信息中含有第一特定颜色编码信息(图中阴影部分)和显示窗口201，第二接入电路输入的第一图像信息中含有窗口101和显示窗口102。颜色开关比较电路比较第二图像信息的像素数据和其第一特定颜色编码信息的像素数据，如果不相等，表明此时第二图像信息的像素数据是显示窗口201，则将输出到显示输出电路。如果相等，表明此时是第二图像信息的阴影部分的像素数据，则将第一图像信息的像素数据输出到显示输出电路，即将第一图像信息的像素数据显示在第二图像信息的阴影部分。最后显示输出电路输出的颜色开关比较电路叠加输出的显示图像即为显示窗口101、显示窗口102和显示窗口201叠加后的图像。
本发明的异步显示图像的叠加装置，可以全部采用硬件电路实现，可以实现传统的拼接显示处理器的对输入图像信息进行叠加处理的部分功能，这样可以释放拼接显示处理器的CPU处理能力用来处理拼接显示系统其他单元的应用，使得采用本发明的异步显示图像的叠加装置的拼接显示系统的处理速度比较快，刷新率比较高。且由于本发明可以采用硬件电路实现，因此采用本发明的图像叠加装置，可以直接和多个通用的PC处理器平台一起构成拼接显示系统，各PC处理器平台可以并行工作，使得采用本发明装置的整个拼接显示系统成本低，生产、安装和维护比较方便。另外本发明的异步显示图像的叠加装置，通过颜色开关比较电路比较输入的第一特定颜色编码信息的像素数据和第二图像信息的像素数据来完成第一图像信息和第二图像信息的叠加控制，不需要专门设计帧同步控制电路，也不要求输入图像信息帧同步或者相对帧同步，就可以对输入的图像信息进行精确的帧同步控制。
为了方便颜色开关比较电路的叠加处理，如图3，本发明的异步显示图像的叠加装置还包括第一缓冲寄存器和第二缓冲寄存器；
所述第一缓冲寄存器连接在所述第一接入电路的输出端和所述颜色开关比较电路的输入端之间，当所述第一接入电路用于接收第一图像信息时，所述第一缓冲寄存器用于对所述第一接入电路输出的第一图像信息进行缓冲，将缓冲到预定值的像素数据输出到所述颜色开关比较电路；当所述第一接入电路用于接收第二图像信息时，所述第一缓冲寄存器用于对所述第一接入电路输出的第一图像信息进行缓冲，将缓冲到预定值的像素数据输出到所述颜色开关比较电路。所述第二缓冲寄存器连接在所述第二接入电路的输出端和所述第二存储器之间，当所述第二接入电路用于接收第二图像信息时，第二缓冲寄存器用于对所述第二接入电路输出的第二图像信息进行缓冲，将缓冲到预定值的像素数据输出到所述第二存储器，所述颜色开关比较电路从所述第二存储器读取所述存储的像素数据；当所述第二接入电路用于接收第一图像信息时，第二缓冲寄存器用于对所述第二接入电路输出的第一图像信息进行缓冲，将缓冲到预定值的像素数据输出到所述第二存储器，所述颜色开关比较电路从所述第二存储器读取所述存储的像素数据。
在一具体实施例中，每个缓冲寄存器的容量设定为256个像素，当第二缓冲寄存器达到128个以上像素后，把最先收到的128个像素输出给第二存储器进行存储，当第一缓冲寄存器达到128个以上像素后，把最先收到的128个像素送给颜色开关比较电路，同时该颜色开关比较电路从存储器里取出与第一缓冲寄存器对应输出的128个像素。第二存储器的容量可以设置为32M，但该存储器的容量至少要能存储一帧的显示图像数据。
另外也可以在第一缓冲寄存器和颜色开关比较电路之间连接一个第一存储器，用于对第一缓冲寄存器输出的像素数据进行存储，所述颜色开关比较电路从所述第一存储器里读取该第一图像信息。
在一具体应用实施例中，第一接入电路的输入端可以接至少一个信号处理器，该接入电路用于接收信号处理器输出的图像信息，第二接入电路的输入端接桌面处理器，用于接收桌面处理器输出的图像信息，也可以分别在第一缓冲寄存器和颜色开关比较电路之间及第二缓冲寄存器和颜色开关比较电路之间连接一个存储器，用于对第一缓冲寄存器和第二缓冲寄存器输出的像素数据进行存储，该颜色开关比较电路从所述存储器里读取桌面处理器和信号处理器的图像信息；该设计的优点是可以灵活对两个接入电路进行设置，可以保证信号接收处理器的高刷新率要求及其同步需求，也可以满足桌面处理器的刷新同步控制。
该具体应用实施例采用两个存储器的另外一个优点是，任意一个存储器的容量可以为输入图像信息的最高分辨率的2倍以上，把存储的图像帧数据与输出的图像帧数据分开，尽可能使得输出的图像帧数据为一个完整且独立的帧，避免颜色开关比较电路读取的1帧数据是由2帧数据混合而成。
实施例二
该实施例在实施例一的基础上加入第三接入电路和第三存储器，如图5，第三接入电路的输出端通过第三存储器和颜色开关比较电路连接，第三接入电路用于接收包括第二特定颜色编码信息的第三图像信息，所述第三接入电路用于接收包括有第二特定颜色编码信息的第三图像信息，并将其输入到第三存储器，该第三存储器对所述第三图像信息进行存储，所述颜色开关比较电路从所述第三存储器里读取所述第三图像信息；
所述颜色开关比较电路在比较所述第二图像信息的像素数据和其特定颜色编码信息的像素数据相等时，比较所述第三图像信息的像素数据与所述第二特定颜色编码信息的像素数据；如果不相等，把第三图像信息中和所述第二特定颜色编码信息的像素数据不相等的像素数据输出到所述显示输出电路；如果相等，把第一图像信息中和所述第二特定颜色编码信息的像素数据位置相同的像素数据输出到所述显示输出电路。
如图7是该实施例的异步显示图像的叠加装置的叠加示意图，第一图像信息包括101和102两个显示窗口，第二图像信息包括显示窗口201及其第一特定颜色编码信息(该特定颜色编码信息的像素可以是(0x55，0xAA，0x55))，第三图像信息中包括显示窗口301及其第二特定颜色编码信息(该特定颜色编码信息的像素可以是(0xAA，0x55，0xAA))。颜色开关比较电路叠加的目的是把第一图像信息的显示窗口101和102叠加在第二图像信息和第三图像信息中的显示非阴影部分。具体实现方法是:颜色开关比较电路比较第二图像信息的像素数据与其第一特定颜色编码信息的像素数据(0x55，0xAA，0x55)，如果不相等，则把图像显示窗口201输出到显示输出电路。如果相等，则比较第三图像信息的像素数据与其第二特定颜色编码信息的像素数据(0xAA，0x55，0xAA)，如果不相等，将图像显示窗口301输出到显示输出电路，否则将第一图像信息中的显示窗口101和102输出到显示输出电路。最后颜色开关比较电路输出的显示叠加图像如图7所示。
在一具体实施例中，当第三接入电路接收到的第三图像信息是串行图像数据时，第三接入电路也可以对接收到的第三图像信息进行串并转换，可以根据TMDS协议进行转换，将串行的图像数据转换为并行的RGB图像数据。
在一具体实施例中，还可以在第三接入电路和第三存储器之间连接一个第三缓冲寄存器，如图6，用于对第三接入电路输出的第三图像信息进行缓冲，将缓冲到预定值的像素数据输出到第三存储器。
需要说明的是，在具体应用中，以上大部分电路可以用同一块FPGA来实现，其中缓冲寄存器用FPGA内部配置的存储单元来实现，而存储器可以通过与FPGA外接的DDRAM存储器来实现。
以上所述的本发明实施方式，并不构成对本发明保护范围的限定。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明的权利要求保护范围之内。
Claims (9)
1.一种异步显示图像的叠加装置，其特征在于，包括：第一接入电路、第二接入电路、第二存储器、颜色开关比较电路和显示输出电路；
所述第一接入电路的输出端和所述颜色开关比较电路的输入端连接；第二接入电路的输出端经过所述第二存储器与所述颜色开关比较电路的输入端连接；颜色开关比较电路的输出端和显示输出电路连接；
所述第一接入电路用于接收第一图像信息并输出到颜色开关比较电路，第二接入电路用于接收包括有第一特定颜色编码信息的第二图像信息并输出存储到所述第二存储器，所述颜色开关比较电路从所述第二存储器读取该第二图像信息；或者，所述第一接入电路用于接收包括有第一特定颜色编码信息的第二图像信息并输出存储到所述第二存储器，所述颜色开关比较电路从所述第二存储器读取该第二图像信息，所述第二接入电路用于接收第一图像信息并输出到所述颜色开关比较电路；
所述颜色开关比较电路比较所述第二图像信息的像素数据与所述第一特定颜色编码信息的像素数据；如果不相等，把第二图像信息中和所述第一特定颜色编码信息的像素数据不相等的像素数据输出到所述显示输出电路；否则，把第一图像信息中和所述第一特定颜色编码信息的像素数据位置相同的像素数据输出到所述显示输出电路；
所述显示输出电路将接收到的像素数据输出到显示单元显示。
2.根据权利要求1所述的异步显示图像的叠加装置，其特征在于：还包括第三接入电路和第三存储器；所述第三接入电路的输出端经过所述第三存储器和所述颜色开关比较电路的输入端连接；
所述第三接入电路用于接收包括有第二特定颜色编码信息的第三图像信息，并将其输出存储到第三存储器，所述颜色开关比较电路从所述第三存储器里读取所述第三图像信息；
所述颜色开关比较电路在比较所述第二图像信息的像素数据和所述第一特定颜色编码信息的像素数据相等时，比较所述第三图像信息的像素数据与所述第二特定颜色编码信息的像素数据；如果不相等，把第三图像信息中和所述第二特定颜色编码信息的像素数据不相等的像素数据输出到所述显示输出电路；如果相等，把第一图像信息中和所述第二特定颜色编码信息的像素数据位置相同的像素数据输出到所述显示输出电路。
3.根据权利要求1所述的异步显示图像的叠加装置，其特征在于：还包括第一缓冲寄存器和第二缓冲寄存器；
所述第一缓冲寄存器连接在所述第一接入电路的输出端和所述颜色开关比较电路的输入端之间，用于对所述第一接入电路输出的第一图像信息或第二图像信息进行缓冲，将缓冲到预定值的像素数据输出到所述颜色开关比较电路；
所述第二缓冲寄存器连接在所述第二接入电路的输出端和所述第二存储器之间，用于对所述第二接入电路输出的第二图像信息或第一图像信息进行缓冲，将缓冲到预定值的像素数据输出到所述第二存储器。
4.根据权利要求1所述的异步显示图像的叠加装置，其特征在于：所述第一接入电路还用于对接收到的所述第一图像信息或第二图像信息进行串并转换，所述第二接入电路还用于对接收到的所述第二图像信息或第一图像信息进行串并转换。
5.根据权利要求1所述的异步显示图像的叠加装置，其特征在于：所述显示输出电路包括相连接的并串转换电路和输出电路；所述并串转换电路与所述颜色开关比较电路的输出端连接，用于对接收到的像素数据进行并串转换，并输出到所述输出电路，所述输出电路根据时钟和同步信息将所述并串转换后的像素数据输出到显示单元显示。
6.根据权利要求2所述的异步显示图像的叠加装置，其特征在于：还包括第三缓冲寄存器；
所述第三缓冲寄存器连接在所述第三接入电路的输出端和所述第三存储器之间，用于对所述第三接入电路输出的第三图像信息进行缓冲，将缓冲到预定值的像素数据输出到第三存储器。
7.根据权利要求2所述的异步显示图像的叠加装置，其特征在于：所述第三接入电路还用于对接收到的所述第三图像信息进行串并转换。
8.根据权利要求3所述的异步显示图像的叠加装置，其特征在于：在所述第一缓冲寄存器和所述颜色开关比较电路的输入端之间还连接有第一存储器，用于对所述第一缓冲寄存器缓冲后的像素数据进行存储，所述颜色开关比较电路从所述第一存储器读取所述存储的像素数据。
9.根据权利要求5所述的异步显示图像的叠加装置，其特征在于：所述显示输出电路还包括分割电路，与所述输出电路连接，用于将输出电路输出的像素数据分割为若干像素数据块，并输出到显示单元显示。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
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| CP03 | Change of name, title or address |
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