CN101359684A - 围栅控制结构的硅基单电子晶体管及其制作方法 - Google Patents
围栅控制结构的硅基单电子晶体管及其制作方法 Download PDFInfo
- Publication number
- CN101359684A CN101359684A CNA2007101198359A CN200710119835A CN101359684A CN 101359684 A CN101359684 A CN 101359684A CN A2007101198359 A CNA2007101198359 A CN A2007101198359A CN 200710119835 A CN200710119835 A CN 200710119835A CN 101359684 A CN101359684 A CN 101359684A
- Authority
- CN
- China
- Prior art keywords
- silicon
- conduction step
- point contact
- quantum point
- construction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种围栅控制结构的硅基单电子晶体管，包括：在SOI衬底上由顶层硅制作的硅源极导电台阶、硅漏极导电台阶、硅纳米电导线以及量子点接触结构，硅源极导电台阶和硅漏极导电台阶左右对称的分布于绝缘层表面，并通过硅纳米电导线相连接，量子点接触结构位于硅纳米电导线上的硅源极导电台阶和硅漏极导电台阶中间位置；位于硅源极导电台阶上的源极欧姆金属电极，以及位于硅漏极导电台阶上的漏极欧姆金属电极；位于硅纳米电导线上，靠近量子点接触结构且在硅源极欧姆导电台阶一侧的围栅金属电极。本发明同时公开了一种制作围栅控制结构硅基单电子晶体管的方法。利用本发明，实现了硅基单电子晶体管批量地具有稳定控制单电子输运的能力。
Description
技术领域
本发明涉及纳米电子学中单电子输运技术领域，尤其涉及一种围栅控制结构的硅基单电子晶体管及其制作方法。
背景技术
纳米电子学是纳米科技的重要领域之一，是微电子学继续向微观领域的发展和延伸。目前，超大规模集成电路的特征尺寸已经进入到纳米尺度(＜100nm)范围，在CMOS器件等比例缩小的过程中，量子效应的影响变得越来越突出。而单原子层的薄膜外延生长技术、隧道探针技术、先进的光刻技术制作出的纳米固体结构表现出奇特的量子效应，在这些效应的基础上人们发明了共振隧穿器件、单电子器件、量子点器件等新型量子器件。
单电子器件是通过量子点控制单个电子的输运来进行工作的。随着纳米加工技术的发展，科学家已经可以在纳米尺度范围内控制量子点的尺寸和形状，以及隧穿结势垒的厚度和形状。对于通常的单电子晶体管，量子点中电子输运空间尺寸被减小到纳米量级，导致量子限制效应的显著增强，电子进入量子点必须隧穿通过。量子点内的电荷势能将排斥外界电子的进入，如果电子进入库仑岛所需的电荷能大于环境热能，这个电子将被阻塞。当源漏两极的电压较小时，栅电场通过电容耦合可以对量子点进行电势调制，当量子点内的能级位于源漏电子库费米能级构成的能量窗口时，电子将通过共振隧穿效应高穿透率地通过量子点。当源漏两极的电压增加时，量子点内的能级通道将不断进入源漏电子库费米能级构成的能量窗口，电流以台阶形状增加。
目前能够室温工作的单电子晶体管已经有较多报道，但是能够较为精确控制量子点数量与量子点尺寸的工艺还并不成熟。在国际上具有代表性的是日本东京大学工业科学研究所和NTT基础物性实验室在实现室温工作的硅基单电子晶体管的长期研究工作。
近10年来，日本东京大学工业科学研究所的Toshiro Hiramoto研究小组利用硅湿法腐蚀技术制作硅基单电子晶体管，获得了成品率较高的室温工作的硅基单电子晶体管器件。他们研制的P型硅基单电子晶体管，在室温工作状态下通过加正的栅压，显示出非常清晰的单电子共振隧穿电流峰谷比和显著的源漏负微分电导特性。他们的研究进展如下：
该研究小组在制作硅基单电子晶体管时，是利用电子束光刻和化学腐蚀技术，在P型SOI基片上制作的点接触导电通道结构(宽度＜30nm)的MOSFET，具有很高的室温工作成功率[H.Ishikuro and T.Hiramoto.Quantum mechanical effects in the silicon quantum dot in a single-electrontransistor，Applied Physics Letters，71，1997，p.3691]。然后他们又比较研究了N型和P型单电子晶体管的电流特性，发现P型器件具有更好的性能：容易在较高温度下工作，具有较大的分立电流峰栅压变化间距等，目前空穴型单电子晶体管的工作机理尚不清楚。
由于点接触通道结构似乎只能形成一个隧穿势垒，但源漏电流-栅压特性却分明表现出单电子的共振隧穿特征，因此该课题组又研究了制备过程中隧穿势垒的结构形成及影响。他们首先确认了隧穿势垒的形成来自于横向量子限制结构，而不是离子杂质的耗尽[H.Ishikuro and T.Hiramoto.Onthe origin of tunneling barriers in silicon single electron and single holetransistors，Applied Physics Letters，74，1999，p.1126]。他们认为在氧化过程中，由于在纳米图形的点接触结构处存在应力，将具有较低的氧化速率，这就为点接触结构处保留未被氧化的硅量子点创造了条件；而在点接触结构附近应力降低，氧化速率较高，将有利于形成氧化物隧穿结[M.Saitoh，N.Takahashi，H.Ishikuro，et al.Large electron addition energy above 250meV ina silicon quantum dot in a single electron transistor，Japanese Journal ofApplied Physics，40，，2001，p.2010]。然后，他们又比较了直接热氧化工艺和LPCVD淀积氧化物再热氧化工艺对隧穿电流的影响，在变温条件下，发现直接热氧化形成的势垒对电子具有更好的限制作用，不易受温度影响；而LPCVD淀积氧化物再热氧化工艺形成的隧穿势垒较低，使得隧穿电流受温度变化的影响很大[M.Saitoh，T.Murakami，T.Hiramoto.Effect ofoxidation process on the tunneling barrier structures in room-temperatureoperating silicon single-electron transistors，IEEE Transactions onNanotechnology，1(4)，2002，p.214]。最近他们又研究了纳米线结构的单电子晶体管，发现在纳米线里形成了多个量子点，并发现在高温条件下库仑阻塞对电流具有较明显的影响，而在低温条件下级联的多量子点抑制了共隧穿电流峰[M.Kobayashi，M.Saitoh，T.Hiramoto.Large temperaturedependence of Coulomb blockade oscillations in room-temperature-operatingsilicon single hole transistor，Japanese Journal of Applied Physics，45(8A)，2006，p.6157]。
日本NTT基础物性实验室Yukinori Ono小组开发垂直图形依赖氧化(V-PADOX)工艺[M.Nagase，A.Fujiwara，K.Yamazaki，et al.Sinanostructures formed by pattern-dependent oxidation，MicroelectronicEngineering 41/42，1998，p.527]，该工艺能够实现量子点的数量重复可控。尽管这种工艺制作的单电子晶体管仅显示了40K温度下的电流特性，但这种工艺方法显示的纳米隧穿结位置的可控性，以及与硅集成电路工艺相兼容的优点，为这种技术的工业化应用成为可能。
垂直图形依赖氧化(V-PADOX)工艺的具体过程是[Y.Ono，Y.Takahashi，K.Yamazaki，et al.Fabrication method for IC-oriented Si singleelectron transistors，IEEE Trans.Electron Devices 47(1)，2000，p.147]：在SOI的薄硅膜上利用电子束光刻和干法刻蚀技术制作一条带横向凹槽的纳米电导线，然后进行热氧化，直到凹槽中间部分的硅完全被氧化，但在氧化过程中，由于硅与氧化硅之间的应力在凹槽的两侧累积，氧化速率减小，在凹槽两侧分别留下了纳米尺寸的硅量子细线，在凹槽与纳米电导线拐角连接处，由于应力得到一些释放，因此可氧化生成隧穿势垒，于是凹槽两侧分别形成了硅库仑岛，双硅库仑岛被凹槽中间氧化物隔离。这种方法难点在于要精确控制较窄的凹槽宽度和较薄的凹槽硅层厚度，才能保证两侧硅量子线和拐角处双氧化隧道结的形成。
然而，能够室温工作的硅基单电子晶体管，其量子点的直径尺寸都要小于10nm。目前的平面纳米制作技术几乎难以在这种精度下均匀控制每个硅基单电子晶体管量子点的尺寸，甚至量子点的数量，因此目前硅基单电子晶体管的性能几乎难以获得很好的一致性和稳定性。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的一个目的在于提供一种围栅控制结构的硅基单电子晶体管，以实现硅基单电子晶体管批量地具有稳定控制单电子输运的能力。
本发明的另一个目的在于提供一种围栅控制结构硅基单电子晶体管的制作方法，以实现硅基单电子晶体管批量地具有稳定控制单电子输运的能力。
(二)技术方案
为达到上述目的，本发明的技术方案是这样实现的：
一种围栅控制结构的硅基单电子晶体管，该硅基单电子晶体管包括：
用于支撑整个硅基单电子晶体管的绝缘体上硅SOI衬底，包括硅基底1、绝缘层2和顶层硅；
在所述SOI衬底上由顶层硅制作的硅源极导电台阶3、硅漏极导电台阶4、硅纳米电导线5以及量子点接触结构6，所述硅源极导电台阶3和硅漏极导电台阶4左右对称的分布于所述绝缘层2表面，并通过所述硅纳米电导线5相连接，所述量子点接触结构6位于所述硅纳米电导线5上的硅源极导电台阶3和硅漏极导电台阶4中间位置；
在所述硅源极导电台阶3、硅漏极导电台阶4、硅纳米电导线5和量子点接触结构6表面，通过热氧化形成的绝缘氧化层7；
位于所述硅源极导电台阶3上绝缘氧化层7上的源极欧姆金属电极8，以及位于所述硅漏极导电台阶4上绝缘氧化层7上的漏极欧姆金属电极9；
位于所述硅纳米电导线5上绝缘氧化层7上，靠近所述量子点接触结构6且在所述硅源极欧姆导电台阶3一侧的围栅金属电极10。
上述方案中，所述硅纳米电导线5上形成量子点接触结构6处，在热氧化过程形成氧化绝缘层7的同时，由于应力大，氧化速率慢，且在量子点接触结构6周围，应力降低，易于形成氧化物势垒，因此通过点接触处材料应力的作用，形成硅量子点，构成硅基单电子晶体管的基本单元。
上述方案中，在所述围栅金属电极10和量子点接触结构6之间，形成一个局域的库仑岛区域，在硅基单电子晶体管的源漏两极加上偏压，使电子从围栅金属电极10一侧流入库仑岛区域，通过围栅金属电极10上电压的变化，库仑岛的尺寸和费米能级也将发生变化，从而控制进入单电子晶体管的电荷量，并克服热电子产生的信号噪声。
一种制作围栅控制结构硅基单电子晶体管的方法，该方法包括：
A、对SOI衬底的顶层硅采用电子束光刻、感应耦合等离子体刻蚀和硅湿法腐蚀方法，制作出硅源极导电台阶3、硅漏极导电台阶4、硅纳米电导线5和量子点接触结构6；
B、热氧化硅源极导电台阶3、硅漏极导电台阶4、硅纳米电导线5和量子点接触结构6表面，形成氧化物绝缘层7；
C、采用电子束光刻、金属淀积、剥离和热退火，在硅源极导电台阶3和硅漏极导电台阶4上制作出金属欧姆电极；
D、采用电子束光刻、金属淀积和剥离，在硅纳米电导线5上的绝缘氧化层7上，靠近所述量子点接触结构6且在所述硅源极欧姆导电台阶3一侧制作出围栅金属电极10。
上述方案中，所述步骤A包括：
A1、热氧化晶向为(100)的SOI衬底，在顶层硅表面形成二氧化硅掩膜层；
A2、利用电子束曝光技术按照晶向在SOI衬底上制作硅源极导电台阶3、硅漏极导电台阶4、硅纳米电导线5和量子点接触结构6的图形；
A3、利用感应耦合等离子体干法刻蚀技术刻蚀二氧化硅掩膜层，将电子束胶上的图形转移到二氧化硅掩膜层；
A4、利用各项异性湿法腐蚀技术TMAH+异丙醇IPA，将二氧化硅掩膜层上的图形转移到顶层硅上。
上述方案中，步骤B中所述硅源极导电台阶3、硅漏极导电台阶4、硅纳米电导线5和量子点接触结构6的表面，在热氧化过程中，形成绝缘氧化层，钝化硅表面态；
步骤B中所述在硅纳米电导线5上形成的量子点接触结构6处，在热氧化过程形成氧化绝缘层的同时，由于应力大，氧化速率慢，而在量子点接触结构6周围，应力降低，易于形成氧化物势垒，因此通过点接触处材料应力的作用，形成硅量子点，构成硅基单电子晶体管的基本单元。
上述方案中，所述步骤C包括：
C1、在所述硅源极导电台阶3和硅漏极导电台阶4上覆盖电子束胶，利用电子束曝光获得源极欧姆金属电极8和漏极欧姆金属电极9的图形；
C2、刻蚀所述氧化物层7，获得源极欧姆金属电极8和漏极欧姆金属电极9的氧化物窗口；
C3、通过金属淀积、剥离和热退火，实现源极欧姆金属电极8和漏极欧姆金属电极9的欧姆电极接触。
上述方案中，所述步骤D包括：
D1、在所述硅源极导电台阶3、硅漏极导电台阶4、硅纳米电导线5和量子点接触结构6表面覆盖电子束胶；
D2、在硅纳米电导线5上，靠近量子点接触结构6且在所述硅源极欧姆导电台阶3一侧，利用电子束曝光方法曝光出围栅金属电极10的图形；
D3、采用金属淀积和剥离，获得围栅金属电极10。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果：
1、本发明提供的这种新型围栅控制结构的硅基单电子晶体管，通过在SOI衬底的顶层硅上，制备一个由量子点接触结构相联结的纳米线电导，热氧化以后，在纳米线上点接触结构附近的一侧制作一个控制围栅。在热氧化过程中，在硅纳米线表面形成氧化绝缘层的同时，在点接触结构处，由于应力最大，氧化速率最慢，而在其周围，应力降低，容易形成氧化物势垒，因此通过点接触处材料应力的作用，可形成硅量子点，构成单电子晶体管基本单元。在金属控制围栅和点接触结构之间，构成一个局域的库仑岛区域。在器件的源漏两极加上偏压，使电子从控制围栅一侧流入库仑岛区域。通过栅电压变化，库仑岛的尺寸和费米能级也将发生变化，从而可以控制进入单电子晶体管的电荷量，实现了硅基单电子晶体管批量地具有稳定控制单电子输运的能力。
2、利用本发明提供的这种利用电子束曝光、感应耦合等离子体刻蚀和硅湿法腐蚀技术制作新型围栅控制结构的硅基单电子晶体管的方法，使得单电子电荷的输运更为容易控制，并可以有效克服硅基单电子晶体管由于热电子所带来的量子电学性能的不稳定性和信号噪声。
3、利用本发明提供的这种新型围栅控制结构的硅基单电子晶体管，能够在金属控制围栅(即围栅金属电极10)和量子点接触结构6之间，形成一个局域的库仑岛区域。在器件的源漏两极加上偏压，使电子从金属控制围栅10一侧流入库仑岛区域。通过围栅上电压的变化，库仑岛的尺寸和费米能级也将发生变化，从而可以控制进入单电子晶体管的电荷量，电子具有顺序隧穿过程，更为容易克服热电子产生的信号噪声和室温热浮动带来的环境噪声，从而更为容易实现低功率、高密度集成、超快的响应速度等单电子器件的优点。
附图说明
图1为本发明提供的围栅控制结构的硅基单电子晶体管的结构示意图；
图2为本发明提供的制作围栅控制结构硅基单电子晶体管的方法流程图；
图3为依照本发明实施例制作围栅控制结构硅基单电子晶体管的方法流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
如图1所示，图1为本发明提供的围栅控制结构的硅基单电子晶体管的结构示意图，该硅基单电子晶体管包括：
用于支撑整个硅基单电子晶体管的绝缘体上硅SOI衬底，包括硅基底1、绝缘层2和顶层硅；
在所述SOI衬底上由顶层硅制作的硅源极导电台阶3、硅漏极导电台阶4、硅纳米电导线5以及量子点接触结构6，所述硅源极导电台阶3和硅漏极导电台阶4左右对称的分布于所述绝缘层2表面，并通过所述硅纳米电导线5相连接，所述量子点接触结构6位于所述硅纳米电导线5上的硅源极导电台阶3和硅漏极导电台阶4中间位置；
在所述硅源极导电台阶3、硅漏极导电台阶4、硅纳米电导线5和量子点接触结构6表面，通过热氧化形成的绝缘氧化层7；
位于所述硅源极导电台阶3上绝缘氧化层7上的源极欧姆金属电极8，以及位于所述硅漏极导电台阶4上绝缘氧化层7上的漏极欧姆金属电极9；
位于所述硅纳米电导线5上绝缘氧化层7上，靠近所述量子点接触结构6且在所述硅源极欧姆导电台阶3一侧的围栅金属电极10。
上述硅纳米电导线5上形成量子点接触结构6处，在热氧化过程形成氧化绝缘层7的同时，由于应力大，氧化速率慢，且在量子点接触结构6周围，应力降低，易于形成氧化物势垒，因此通过点接触处材料应力的作用，形成硅量子点，构成硅基单电子晶体管的基本单元。
在上述围栅金属电极10和量子点接触结构6之间，形成一个局域的库仑岛区域，在硅基单电子晶体管的源漏两极加上偏压，使电子从围栅金属电极10一侧流入库仑岛区域，通过围栅金属电极10上电压的变化，库仑岛的尺寸和费米能级也将发生变化，从而控制进入单电子晶体管的电荷量，并克服热电子产生的信号噪声。
基于图1所示的围栅控制结构的硅基单电子晶体管的结构示意图，图2示出了本发明制作围栅控制结构硅基单电子晶体管的方法流程图，该方法包括以下步骤：
步骤201：对SOI衬底的顶层硅采用电子束光刻、感应耦合等离子体刻蚀和硅湿法腐蚀方法，制作出硅源极导电台阶3、硅漏极导电台阶4、硅纳米电导线5和量子点接触结构6；
步骤202：热氧化硅源极导电台阶3、硅漏极导电台阶4、硅纳米电导线5和量子点接触结构6表面，形成氧化物绝缘层7；
步骤203：采用电子束光刻、金属淀积、剥离和热退火，在硅源极导电台阶3和硅漏极导电台阶4上制作出金属欧姆电极；
步骤204：采用电子束光刻、金属淀积和剥离，在硅纳米电导线5上的绝缘氧化层7上，靠近所述量子点接触结构6且在所述硅源极欧姆导电台阶3一侧制作出围栅金属电极10。
上述步骤201进一步包括：热氧化晶向为(100)的SOI衬底，在顶层硅表面形成二氧化硅掩膜层；利用电子束曝光技术按照晶向在SOI衬底上制作硅源极导电台阶3、硅漏极导电台阶4、硅纳米电导线5和量子点接触结构6的图形；利用感应耦合等离子体干法刻蚀技术刻蚀二氧化硅掩膜层，将电子束胶上的图形转移到二氧化硅掩膜层；利用各项异性湿法腐蚀技术+异丙醇(TMAH+IPA)，将二氧化硅掩膜层上的图形转移到顶层硅上。
步骤202中所述硅源极导电台阶3、硅漏极导电台阶4、硅纳米电导线5和量子点接触结构6的表面，在热氧化过程中，形成绝缘氧化层，钝化硅表面态；所述在硅纳米电导线5上形成的量子点接触结构6处，在热氧化过程形成氧化绝缘层的同时，由于应力大，氧化速率慢，而在量子点接触结构6周围，应力降低，易于形成氧化物势垒，因此通过点接触处材料应力的作用，形成硅量子点，构成硅基单电子晶体管的基本单元。
上述步骤203进一步包括：在所述硅源极导电台阶3和硅漏极导电台阶4上覆盖电子束胶，利用电子束曝光获得源极欧姆金属电极8和漏极欧姆金属电极9的图形；刻蚀所述氧化物层7，获得源极欧姆金属电极8和漏极欧姆金属电极9的氧化物窗口；通过金属淀积、剥离和热退火，实现源极欧姆金属电极8和漏极欧姆金属电极9的欧姆电极接触。
上述步骤204进一步包括：在所述硅源极导电台阶3、硅漏极导电台阶4、硅纳米电导线5和量子点接触结构6表面覆盖电子束胶；在硅纳米电导线5上，靠近量子点接触结构6且在所述硅源极欧姆导电台阶3一侧，利用电子束曝光方法曝光出围栅金属电极10的图形；采用金属淀积和剥离，获得围栅金属电极10。
基于图2所述的制作围栅控制结构硅基单电子晶体管的方法流程图，以下结合具体的实施例对本发明制作围栅控制结构硅基单电子晶体管的方法进一步详细说明。
如图3所示，图3为依照本发明实施例制作围栅控制结构硅基单电子晶体管的方法流程图，具体包括如下步骤：
步骤301：在SOI硅薄膜上制作出纳米线电导结构。首先，热氧化(100)SOI衬底，在顶层硅表面形成二氧化硅掩膜层；根据图1所述的结构设计的版图，利用光刻和电子束曝光技术按照SOI顶层硅的晶向在覆盖二氧化硅的SOI片上制作硅纳米线电导结构图形，包括在硅源极导电台阶3、硅漏极导电台阶4、硅纳米电导线5和量子点接触结构6，所述硅纳米电导线5与硅源极导电台阶3和硅漏极导电台阶4相联。
步骤302：图形转移。利用感应耦合等离子体干法刻蚀技术刻蚀氧化硅，将电子束胶上的图形转移到氧化硅层；利用各项异性湿法腐蚀技术TMAH+IPA(异丙醇)，将氧化层上的图形转移到顶层硅上。由于不同晶面的腐蚀速率不同，器件的导电台阶图形将按照晶向和晶面形成非常光滑侧表面。
步骤303：热氧化。在所述SOI衬底上由顶层硅制作的硅源极导电台阶3、硅漏极导电台阶4、硅纳米电导线5和量子点接触结构6表面，通过热氧化形成绝缘氧化层7，钝化硅表面态；在所述硅纳米电导线5形成的量子点接触结构6处，在热氧化过程中，在硅纳米线表面形成氧化绝缘层的同时，由于应力最大，氧化速率最慢，而在其周围，应力降低，容易形成氧化物势垒，因此通过点接触处材料应力的作用，可形成硅量子点，构成硅基单电子晶体管的基本单元。
步骤304：制作欧姆接触金属电极。在所述硅源极导电台阶3和硅漏极导电台阶4上覆盖电子束胶，利用电子束曝光获得金属源电极8和漏电极9的图形；刻蚀氧化物层7，获得金属源电极8和漏电极9的氧化物窗口；通过金属淀积和剥离Ti/Al，获得金属电极Ti/Al，去胶后，在450℃至550℃下高温退火实现金属电极的欧姆电极接触。
步骤305：制作控制围栅金属电极。所述硅源极导电台阶3、硅漏极导电台阶4、硅纳米电导线5和量子点接触结构6表面上覆盖电子束胶；利用电子束曝光在硅纳米电导线5上，靠近量子点接触结构6附近，在硅源极欧姆导电台阶3一侧曝光出围栅金属电极10的图形；通过金属淀积和剥离，获得围栅金属电极10。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1、一种围栅控制结构的硅基单电子晶体管，其特征在于，该硅基单电子晶体管包括：
用于支撑整个硅基单电子晶体管的绝缘体上硅SOI衬底，包括硅基底(1)、绝缘层(2)和顶层硅；
在所述SOI衬底上由顶层硅制作的硅源极导电台阶(3)、硅漏极导电台阶(4)、硅纳米电导线(5)以及量子点接触结构(6)，所述硅源极导电台阶(3)和硅漏极导电台阶(4)左右对称的分布于所述绝缘层(2)表面，并通过所述硅纳米电导线(5)相连接，所述量子点接触结构(6)位于所述硅纳米电导线(5)上的硅源极导电台阶(3)和硅漏极导电台阶(4)中间位置；
在所述硅源极导电台阶(3)、硅漏极导电台阶(4)、硅纳米电导线(5)和量子点接触结构(6)表面，通过热氧化形成的绝缘氧化层(7)；
位于所述硅源极导电台阶(3)上绝缘氧化层(7)上的源极欧姆金属电极(8)，以及位于所述硅漏极导电台阶(4)上绝缘氧化层(7)上的漏极欧姆金属电极(9)；
位于所述硅纳米电导线(5)上绝缘氧化层(7)上，靠近所述量子点接触结构(6)且在所述硅源极欧姆导电台阶(3)一侧的围栅金属电极(10)。
2、根据权利要求1所述的围栅控制结构的硅基单电子晶体管，其特征在于，所述硅纳米电导线(5)上形成量子点接触结构(6)处，在热氧化过程形成氧化绝缘层(7)的同时，由于应力大，氧化速率慢，且在量子点接触结构(6)周围，应力降低，易于形成氧化物势垒，因此通过点接触处材料应力的作用，形成硅量子点，构成硅基单电子晶体管的基本单元。
3、根据权利要求1所述的围栅控制结构的硅基单电子晶体管，其特征在于，在所述围栅金属电极(10)和量子点接触结构(6)之间，形成一个局域的库仑岛区域，在硅基单电子晶体管的源漏两极加上偏压，使电子从围栅金属电极(10)一侧流入库仑岛区域，通过围栅金属电极(10)上电压的变化，库仑岛的尺寸和费米能级也将发生变化，从而控制进入单电子晶体管的电荷量，并克服热电子产生的信号噪声。
4、一种制作围栅控制结构硅基单电子晶体管的方法，其特征在于，该方法包括：
A、对SOI衬底的顶层硅采用电子束光刻、感应耦合等离子体刻蚀和硅湿法腐蚀方法，制作出硅源极导电台阶(3)、硅漏极导电台阶(4)、硅纳米电导线(5)和量子点接触结构(6)；
B、热氧化硅源极导电台阶(3)、硅漏极导电台阶(4)、硅纳米电导线(5)和量子点接触结构(6)表面，形成氧化物绝缘层(7)；
C、采用电子束光刻、金属淀积、剥离和热退火，在硅源极导电台阶(3)和硅漏极导电台阶(4)上制作出金属欧姆电极；
D、采用电子束光刻、金属淀积和剥离，在硅纳米电导线(5)上的绝缘氧化层(7)上，靠近所述量子点接触结构(6)且在所述硅源极欧姆导电台阶(3)一侧制作出围栅金属电极(10)。
5、根据权利要求4所述的制作围栅控制结构硅基单电子晶体管的方法，其特征在于，所述步骤A包括：
A1、热氧化晶向为(100)的SOI衬底，在顶层硅表面形成二氧化硅掩膜层；
A2、利用电子束曝光技术按照晶向在SOI衬底上制作硅源极导电台阶(3)、硅漏极导电台阶(4)、硅纳米电导线(5)和量子点接触结构(6)的图形；
A3、利用感应耦合等离子体干法刻蚀技术刻蚀二氧化硅掩膜层，将电子束胶上的图形转移到二氧化硅掩膜层；
A4、利用各项异性湿法腐蚀技术TMAH+异丙醇IPA，将二氧化硅掩膜层上的图形转移到顶层硅上。
6、根据权利要求4所述的制作围栅控制结构硅基单电子晶体管的方法，其特征在于，
步骤B中所述硅源极导电台阶(3)、硅漏极导电台阶(4)、硅纳米电导线(5)和量子点接触结构(6)的表面，在热氧化过程中，形成绝缘氧化层，钝化硅表面态；
步骤B中所述在硅纳米电导线(5)上形成的量子点接触结构(6)处，在热氧化过程形成氧化绝缘层的同时，由于应力大，氧化速率慢，而在量子点接触结构(6)周围，应力降低，易于形成氧化物势垒，因此通过点接触处材料应力的作用，形成硅量子点，构成硅基单电子晶体管的基本单元。
7、根据权利要求4所述的制作围栅控制结构硅基单电子晶体管的方法，其特征在于，所述步骤C包括：
C1、在所述硅源极导电台阶(3)和硅漏极导电台阶(4)上覆盖电子束胶，利用电子束曝光获得源极欧姆金属电极(8)和漏极欧姆金属电极(9)的图形；
C2、刻蚀所述氧化物层(7)，获得源极欧姆金属电极(8)和漏极欧姆金属电极(9)的氧化物窗口；
C3、通过金属淀积、剥离和热退火，实现源极欧姆金属电极(8)和漏极欧姆金属电极(9)的欧姆电极接触。
8、根据权利要求4所述的制作围栅控制结构硅基单电子晶体管的方法，其特征在于，所述步骤D包括：
D1、在所述硅源极导电台阶(3)、硅漏极导电台阶(4)、硅纳米电导线(5)和量子点接触结构(6)表面覆盖电子束胶；
D2、在硅纳米电导线(5)上，靠近量子点接触结构(6)且在所述硅源极欧姆导电台阶(3)一侧，利用电子束曝光方法曝光出围栅金属电极(10)的图形；
D3、采用金属淀积和剥离，获得围栅金属电极(10)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2007101198359A CN101359684B (zh) | 2007-08-01 | 2007-08-01 | 围栅控制结构的硅基单电子晶体管及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2007101198359A CN101359684B (zh) | 2007-08-01 | 2007-08-01 | 围栅控制结构的硅基单电子晶体管及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101359684A true CN101359684A (zh) | 2009-02-04 |
| CN101359684B CN101359684B (zh) | 2010-06-23 |
Family
ID=40332074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007101198359A Expired - Fee Related CN101359684B (zh) | 2007-08-01 | 2007-08-01 | 围栅控制结构的硅基单电子晶体管及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101359684B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9859409B2 (en) | 2016-04-28 | 2018-01-02 | International Business Machines Corporation | Single-electron transistor with wrap-around gate |
| CN108336150A (zh) * | 2017-01-20 | 2018-07-27 | 清华大学 | 肖特基二极管、肖特基二极管阵列及肖特基二极管的制备方法 |
| US10355118B2 (en) | 2016-06-01 | 2019-07-16 | International Business Machines Corporation | Single-electron transistor with self-aligned coulomb blockade |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1199249C (zh) * | 2003-02-14 | 2005-04-27 | 中国科学院上海微系统与信息技术研究所 | 注氧隔离技术制备全介质隔离的硅量子线的方法 |
| CN100409454C (zh) * | 2005-10-20 | 2008-08-06 | 中国科学院半导体研究所 | 通过注氧进行量子限制的硅基单电子晶体管 |
-
2007
- 2007-08-01 CN CN2007101198359A patent/CN101359684B/zh not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9859409B2 (en) | 2016-04-28 | 2018-01-02 | International Business Machines Corporation | Single-electron transistor with wrap-around gate |
| US10374073B2 (en) | 2016-04-28 | 2019-08-06 | International Business Machines Corporation | Single electron transistor with wrap-around gate |
| US10886391B2 (en) | 2016-04-28 | 2021-01-05 | International Business Machines Corporation | Single-electron transistor with wrap-around gate |
| US10355118B2 (en) | 2016-06-01 | 2019-07-16 | International Business Machines Corporation | Single-electron transistor with self-aligned coulomb blockade |
| CN108336150A (zh) * | 2017-01-20 | 2018-07-27 | 清华大学 | 肖特基二极管、肖特基二极管阵列及肖特基二极管的制备方法 |
| CN108336150B (zh) * | 2017-01-20 | 2020-09-29 | 清华大学 | 肖特基二极管、肖特基二极管阵列及肖特基二极管的制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101359684B (zh) | 2010-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8168964B2 (en) | Semiconductor device using graphene and method of manufacturing the same | |
| Snow et al. | A metal/oxide tunneling transistor | |
| US7109072B2 (en) | Semiconductor material, field effect transistor and manufacturing method thereof | |
| Wang et al. | Development of ultra-high density silicon nanowire arrays for electronics applications | |
| CN108878636A (zh) | 一种基于二碲化钼制备二维热电器件的方法 | |
| CN102157548A (zh) | 一种基于石墨烯层的晶体管 | |
| Gao et al. | Encapsulate-and-peel: fabricating carbon nanotube CMOS integrated circuits in a flexible ultra-thin plastic film | |
| CN101359684B (zh) | 围栅控制结构的硅基单电子晶体管及其制作方法 | |
| Yan et al. | Thin‐Film Transistors for Integrated Circuits: Fundamentals and Recent Progress | |
| US5972744A (en) | Quantum effect device, method of manufacturing the same | |
| CN100409454C (zh) | 通过注氧进行量子限制的硅基单电子晶体管 | |
| Xu et al. | Lateral piezopotential-gated field-effect transistor of ZnO nanowires | |
| CN102543723A (zh) | 一种栅控二极管半导体器件的制造方法 | |
| KR100444270B1 (ko) | 음 미분 전도도를 갖는 반도체 소자의 제조 방법 | |
| CN108767068B (zh) | 一种二维材料光探测器及其制作方法 | |
| Hu et al. | A dual-gate-controlled single-electron transistor using self-aligned polysilicon sidewall spacer gates on silicon-on-insulator nanowire | |
| CN103928342B (zh) | 一种硅纳米线隧穿场效应晶体管及其制作方法 | |
| CN101359683B (zh) | 具有双量子点接触结构的硅基单电子器件及其制作方法 | |
| CN108206214B (zh) | 一种基于金-黑磷烯的负微分电阻场效应晶体管及其制备 | |
| KR102288241B1 (ko) | 스페이서 층이 있는 이종 접합 기반의 음미분저항 소자 | |
| US20170098715A1 (en) | Thin film transistors with trench-defined nanoscale channel lengths | |
| JP3361442B2 (ja) | 量子効果素子の製造方法、半導体装置及び半導体装置の製造方法 | |
| JPH09246536A (ja) | 半導体素子 | |
| Ito et al. | Fabrication of Si single-electron transistors having double SiO 2 barriers | |
| KR100434813B1 (ko) | 실리사이드막을 이용한 단전자 트랜지스터의 구조 및 그제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100623 Termination date: 20110801 |