CN101339941A - 一种静电放电保护电路 - Google Patents

Abstract

本发明涉及一种静电放电保护电路，包括第一接线端(VDD)和第二接线端(VM)，其特征在于还包括寄生场效应晶体管，所述寄生场效应晶体管的栅极和漏极相连，其源极和衬底相连，并且所述寄生场效应晶体管连接在第一接线端和第二接线端之间；当第二接线端出现相对第一接线端的正静电脉冲电压时，通过正向导通所述寄生场效应晶体管的漏极到其衬底的寄生二极管来泻放静电；当第二接线端出现相对第一接线端的负静电脉冲电压绝对值大于所述寄生场效应晶体管的导通阈值时，通过导通所述寄生场效应晶体管来泻放静电。

Description

一种静电放电保护电路

技术领域

本发明涉及一种静电放电保护电路，尤其涉及一种对高压管脚以及负电压管脚进行静电放电保护的电路。

背景技术

静电防护对集成电路来说非常重要，在工业界已经进行了许多研究。无论是在电子设备的正常使用，运输和库存，以及在生产装配各种集成电路元件都有可能发生静电放电。这些难以正确预见和防范的静电放电会损坏集成电路，产生不良率，甚至导致巨额损失。在目前的集成电路设计和制造时都会特别注意静电放电保护电路的设计。静电放电保护电路通常是连接在两个不同的管脚之间，与内部电路并联。随着静电放电保护电路两端的静电电荷不断积累，这两端的电压将不断增加，一旦达到静电放电保护电路的激活放电阈值，静电放电保护电路就开始泻放静电，从而实现保护内部电路的功能。这里所述的激活放电阈值对于大多数现有技术来说为击穿电压(breakdown voltage)。为了实现充分保护，需要静电放电保护电路的激活阈值越低越好，这样当两端积累相同的静电电压时，静电放电保护电路比内部电路更早激活放电，使有损伤性的静电放电电流尽量不流经内部电路。为了实现充分的保护，还需要静电放电保护电路在激活放电后的泻放电流能力强，即当泻放一定的静电放电电流时，其两端的电压不会升高太高。另外，为了不与正常工作冲突，还要求静电放电保护电路的激活电压不能太低，即要求静电放电保护电路的激活电压高于电路正常工作时两端的最高电压。

在本技术领域，高压管脚的静电放电保护电路设计一直很困难。这里所指的高压一般指大于电压差5V的管脚，例如电源管理领域中为大家所熟知的电池保护芯片中充电器所连接的两个管脚间的电压一般要求耐压大于28V。为方便说明，指定充电器正极所连接的管脚为VDD，充电器负极所连接的管脚为VM。图1和图2为现有技术中所使用的静电放电保护电路。

图1所示为高压的二极管，一般采用高压工艺中Pwell/Nwell形成的寄生二极管。一般在30～40V的高压工艺中，此二极管的击穿电压约为60～90V。当VM相对于VDD为正静电电压时，静电通过二极管的正向导通泻放，而当VM相对于VDD为负静电电压时，需要依赖此二极管的反向击穿来泻放静电。二极管的反向电流泻放能力很差，一般即使在设计中使用非常大的芯片面积也仍很难获得较好的泻放效果。另外，由于二极管的激活电压太高而导致静电放电保护的效果不佳。

图2所示的现有技术采用了高压PMOS，一般在30～40V的高压工艺中，其击穿电压约为35～50V。图中PMOS的栅极连接至其源端，其静电泻放原理是依靠反向击穿后触发寄生三极管PNP来导通电流。所示高压PMOS的激活电压较二极管低，但其击穿后的电流泻放能力仍不理想，也很难如一般低压静电保护中NMOS触发寄生NPN一样触发寄生PNP。

发明内容

本发明要解决的技术问题是提供一种设计简单，芯片面积小，激活电压低，泻放电流能力强的静电放电保护电路。

本发明提供了一种静电放电保护电路，包括第一接线端和第二接线端，其特征在于还包括寄生场效应晶体管，所述寄生场效应晶体管的栅极和漏极相连，其源极和衬底相连，并且所述寄生场效应晶体管连接在第一接线端和第二接线端之间；当第二接线端出现相对第一接线端的正静电脉冲电压时，通过正向导通所述寄生场效应晶体管的漏极到其衬底的寄生二极管来泻放静电；当第二接线端出现相对第一接线端的负静电脉冲电压绝对值大于所述寄生场效应晶体管的导通阈值时，通过导通所述寄生场效应晶体管来泻放静电。

在本发明的一个实施例中，所述电路还包括内部电路、一个电阻、以及电源到地的静电放电保护电路，其中：所述内部电路包括第一端，第二端和第三端，第二端连接至第一接线端，第三端接地端；所述电阻连接在第二接线端和所述内部电路的第一端之间；所述电源到地的静电放电保护电路连接在第一接线端和地端之间，能够被正向导通和反向击穿；当第二接线端出现相对地端的正静电脉冲电压时，通过所述寄生场效应晶体管的漏极到其衬底的寄生二极管的正向导通，然后反向击穿所述电源到地的静电放电保护电路来实现静电泻放；当第二接线端出现相对地端的负静电脉冲电压时，通过正向导通电源到地的静电放电保护电路，然后导通所述寄生场效应晶体管来泻放静电；当第一接线端出现相对地端的正静电脉冲电压时，通过反向击穿所述电源到地的静电放电保护电路来实现静电泻放；当第一接线端出现相对地端的负静电脉冲电压时，静电通过正向导通所述电源到地的静电放电保护电路来实现静电泻放。

在本发明的又一个实施例中，所述寄生场效应晶体管可以是P型或N型，其中：对于P型寄生场效应晶体管，其源极和漏极下的P+扩散区下分别存在一个P阱，所述两个P阱与栅极在沟道形成方向上部分交叠；对于N型寄生场效应晶体管，其源极和漏极下的N+扩散区下分别存在一个N阱，所述两个N阱与栅极在沟道形成方向上部分交叠

在本发明的另一个实施例中，所述寄生场效应晶体管由至少两个串联的寄生场效应晶体管替代。

优选地，所述寄生场效应晶体管包括在栅极和沟道之间的场氧化硅层。

优选地，所述寄生场效应晶体管的导通阈值电压大于10伏特。

本发明利用了工艺寄生器件形成寄生场效应晶体管来用作主要的静电保护器件。对于正向静电脉冲，它依靠所述静电保护器件的正向导通来泻放电流；对于负向静电脉冲，它主要依靠所述寄生场效应晶体管中的寄生二极管的正向导通来泻放电流。

附图说明

下面将参照附图对本发明的具体实施方案进行更详细的说明，在附图中：

图1是现有技术的采用高压二极管的静电保护电路；

图2是现有技术的采用高压PMOS的静电保护电路；

图3是根据本发明的采用高压工艺中寄生PMOS的静电保护电路；

图4是图3所示的PMOS的物理截面图；

图5是采用高压工艺中多晶硅栅极寄生PMOS的静电保护电路；

图6是采用图3所示静电保护电路来保护内部电路的示意图；

图7是根据本发明的采用金属栅极的寄生NMOS的静电保护电路；以及

图8是根据本发明的采用多晶硅栅极的寄生NMOS的静电保护电路。

具体实施方式

图3是采用高压工艺中寄生PMOS的静电保护电路。

如图3所示，所述PMOS的漏极和栅极相连，连接至VM端，源极和衬底相连，连接至VDD端。

图4是图3所示的PMOS的物理截面图。

如图4所示，这种寄生的PMOS的栅极由金属形成，此金属栅极与沟道之间是场氧化硅(Field Oxide)，一般简称为场氧。一般这种以最底层金属(一般在工艺中称为Met1)做栅极的寄生PMOS的开启值电压为-35V左右。当然可以根据设计需求对此阈值电压做适当调整，主要是通过修改金属栅极与沟道之间的场氧化层厚度来实现。比如为了得到更高的开启阈值电压，可以选择更高层的金属层做栅极。一般底层金属到沟道之间的氧化层厚度最小，所以由底层金属形成栅极的寄生PMOS的开启阈值电压最小。当VDD和VM之间的电压超过其开启电压时，其泻放静电电流的能力会迅速增加。如下面的公式所示。

$I_{\mathrm{DS}}=\frac{1}{2}\mathrm{\μ}\·C_{\mathrm{ox}}\·\frac{W}{L}\·{\left(\right|V_{\mathrm{GS}}|-|V_{\mathrm{TH}}\left|\right)}^2---\left(1\right)$

其中I_DS为寄生PMOS导通的源漏电流。

其中μ为载流子迁移率，这里，因为寄生器件为PMOS，所以应为空穴的迁移率(如为NMOS类型，则为电子的迁移率)。

其中C_OX为栅极氧化层电容，为工艺常数，反比于栅极氧化层厚度。

W为寄生PMOS的沟道宽度，L为寄生PMOS的沟道长度。

|V_GS|为寄生PMOS的栅源电压的绝对值，这里即VDD和VM之间的电压差。

|V_TH|为寄生PMOS的开启阈值电压的绝对值。

可以看出，一旦VDD和VM之间的电压的绝对值超过PMOS的开启阈值电压的绝对值，其导通电流将随VDD和VM之间的电压增加而迅速增加，其关系为平方级关系。

所述寄生PMOS用作静电放电(ESD)器件时，一个特点是在P+扩散区下还存在一个PWell，源极和漏极下都存在PWell，为了实现此寄生PMOS开启时的导通性能，还需要PWell与金属栅极(或多晶硅栅极)之间存在交叠，即部分金属栅极区(或多晶硅栅极)与PWell区在沟道形成方向上存在一定的重叠。

金属栅极的寄生PMOS与多晶硅栅极的寄生PMOS除了栅极材料的区别外，还存在栅极下的场氧化层厚度不同。一般金属栅极的寄生PMOS的场氧化层厚度比多晶硅栅极的寄生PMOS的场氧化层厚度大，这是由于一般金属层的工艺工序比多晶硅层的工艺工序晚。

图5是采用高压工艺中多晶硅栅极寄生PMOS的静电保护电路。

为了得到更低的开启阈值电压，可以使用多晶硅(Poly)作为栅极，对于多层多晶硅工艺来说，越底层的多晶硅到沟道之间的氧化层厚度越小。以两层多晶硅工艺为例，一般底层多晶硅被称为Poly1，上层多晶硅被称为Poly2。以Poly1为栅极的寄生场效应晶体管的开启阈值电压比以Poly2为栅极的寄生场效应晶体管的开启阈值电压更低。一般以Poly1作栅极的此类寄生场效应晶体管的开启阈值电压为-17～14V。如图5所示，对于需要满足28V工作电压的VDD和VM之间也可以采取由两个Poly1做栅极的寄生场效应晶体管串连连接。MP_Poly1的源极和衬底相连，连接至VDD端，其漏极和栅极相连，并连接至MP_Poly2的源极和衬底。MP_Poly2的漏极和栅极相连，连接至VM端。这样在正常加28V的工作电压，它不会产生太大的漏电，而在静电积累到其开启电压时就能有效的泻放静电，从而起到保护内部电路的功能。

图6是采用图3所示静电保护电路来保护内部电路的示意图。

如图6所示，该电路包括一个寄生的金属栅极的PMOS、电阻R、内部电路以及电源到地的ESD保护电路，其中：所述PMOS的漏极和栅极相连，连接至VM端，其源极和衬底相连，连接至VDD端；所述电阻R，其一端连接至VM端，另一端连接至内部电路；所述内部电路，其一端连接至所述电阻R，另一端连接至VDD端，还一端接地(GND端)；所述电源到地的ESD保护电路，其一端连接至VDD端，另一端接地(GND端)。在一个例子中，ESD保护电路采用寄生的二极管实现；在另一个例子中，ESD保护电路可以是图2所示的高压PMOS的静电保护电路。

下面参考图6来描述本发明静电放电保护电路的工作原理。

当VM端出现相对VDD的正静电脉冲电压时，静电通过金属栅极的PMOS(下称MP_Met)的漏极到其衬底(即N-阱)的寄生二极管放电，此时此寄生二极管会正偏，静电泻放能力很强；VM端出现相对VDD的负静电脉冲电压大于MP_Met的导通阈值时，MP_Met会形成反型的沟道，从而泻放静电，其泻放电流遵循公式(1)。

当VM端出现相对GND端的正静电脉冲电压时，静电通过MP_Met漏极到其衬底(即N-阱)的寄生二极管正向导通，然后反向击穿电源到地的ESD保护电路，从而实现静电泻放；当VM端出现相对GND端的负静电脉冲电压时，静电通过电源到地的ESD保护电路的寄生二极管的正向导通，然后通过MP_Met形成反型沟道，从而实现泻放。

当VDD端出现相对GND端的正静电脉冲电压时，静电通过反向击穿所述电源到地的静电放电保护电路来实现静电泻放；当VDD端出现相对GND端的负静电脉冲电压时，静电通过正向导通所述电源到地的静电放电保护电路来实现静电泻放。

图7是根据本发明的金属栅极的寄生NMOS的静电保护电路。

如图7所示，所述NMOS栅极和漏极相连并连接至VDD端，其源极和衬底相连并连接至VM端。在采用此电路对内部电路进行静电放电保护的时候，其工作原理与图6中所示相同，因此不再赘述。

图8是根据本发明的多晶硅栅极的寄生NMOS的静电保护电路。

如图8所示，MN_Poly1(MP1)的栅极和漏极相连并连接至VDD端，其源极和衬底相连并连接至MN_Poly2(MP2)的栅极和漏极，MP2的源极和衬底相连并连接至VM端。此多晶硅栅极可以为第一层多晶硅，也可以为第二层多晶硅。在采用此电路对内部电路进行静电放电保护的时候，其工作原理与图6中所示相同，因此不再赘述。

需要说明的是，本发明的静电保护电路不仅可用于保护管脚免于静电冲击，也可以用于连接在内部电路的任意接线端之间，以便对其进行静电保护。

显而易见，在不偏离本发明的真实精神和范围的前提下，在此描述的本发明可以有许多变化。因此，所有对于本领域技术人员来说显而易见的改变，都应包括在本权利要求书所涵盖的范围之内。本发明所要求保护的范围仅由所述的权利要求书进行限定。

Claims (12)

1.一种静电放电保护电路，包括第一接线端(VDD)和第二接线端(VM)，其特征在于还包括寄生场效应晶体管，所述寄生场效应晶体管的栅极和漏极相连，其源极和衬底相连，并且所述寄生场效应晶体管连接在第一接线端和第二接线端之间；

当第二接线端出现相对第一接线端的正静电脉冲电压时，通过正向导通所述寄生场效应晶体管的漏极到其衬底的寄生二极管来泻放静电；

当第二接线端出现相对第一接线端的负静电脉冲电压绝对值大于所述寄生场效应晶体管的导通阈值时，通过导通所述寄生场效应晶体管来泻放静电。

2.根据权利要求1的静电放电保护电路，还包括内部电路、一个电阻、以及电源到地的静电放电保护电路，其中：

所述内部电路包括第一端，第二端和第三端，第二端连接至第一接线端，第三端接地端；

所述电阻连接在第二接线端和所述内部电路的第一端之间；

所述电源到地的静电放电保护电路连接在第一接线端和地端之间，能够被正向导通和反向击穿；

当第二接线端出现相对地端的正静电脉冲电压时，通过所述寄生场效应晶体管的漏极到其衬底的寄生二极管的正向导通，然后反向击穿所述电源到地的静电放电保护电路来实现静电泻放；

当第二接线端出现相对地端的负静电脉冲电压时，通过正向导通电源到地的静电放电保护电路，然后导通所述寄生场效应晶体管来泻放静电；

当第一接线端出现相对地端的正静电脉冲电压时，通过反向击穿所述电源到地的静电放电保护电路来实现静电泻放；

当第一接线端出现相对地端的负静电脉冲电压时，静电通过正向导通所述电源到地的静电放电保护电路来实现静电泻放。

3.根据权利要求1或2的静电放电保护电路，其中：所述寄生场效应晶体管的导通阈值电压大于10伏特。

4.根据权利要求1或2的静电放电保护电路，其中：所述寄生场效应晶体管包括在栅极和沟道之间的场氧化硅层。

5.根据权利要求1或2的静电放电保护电路，其中：

所述寄生场效应晶体管的栅极由金属或多晶硅形成。

6.根据权利要求1的静电放电保护电路，其中：

所述寄生场效应晶体管是P型寄生场效应晶体管，其漏极和栅极相连并且连接至第二接线端；其源极和衬底相连并且连接至第一接线端。

7.根据权利要求6的静电放电保护电路，其中：

所述寄生场效应晶体管的源极和漏极下的P+扩散区下分别存在一个P阱，所述两个P阱与栅极在沟道形成方向上部分交叠。

8.根据权利要求1的静电放电保护电路，其中：

所述寄生场效应晶体管是N型寄生场效应晶体管，其栅极和漏极相连并且连接至第一接线端，其源极和衬底相连并且连接至第二接线端。

9.根据权利要求8的静电放电保护电路，其中：

所述寄生场效应晶体管的源极和漏极下的N+扩散区下分别存在一个N阱，所述两个N阱与栅极在沟道形成方向上部分交叠。

10.根据权利要求1-9中任意一项的静电放电保护电路，其中，所述寄生场效应晶体管包括至少两个串联的寄生场效应晶体管。

11.根据权利要求1的静电放电保护电路，其中：

所述第一接线端和第二接线端分别是芯片的两个管脚。

12.一种静电放电保护电路，包括两个接线端，其特征在于：

还包括寄生场效应晶体管，所述寄生场效应晶体管的栅极和漏极相连后与其中的一个连接端相连，其源极和衬底相连后与其中的另一个连接端相连。

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